半导体器件及其制造方法技术

一种半导体器件包括：有源图案，位于衬底上，所述有源图案在第一方向上延伸；栅电极，位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；第一接触插塞，位于所述栅电极上，所述第一接触插塞连接到所述栅电极的所述第二部分的顶表面；源极/漏极区，位于在所述栅电极的侧壁上的所述有源图案中；以及源极/漏极接触，位于所述源极/漏极区上，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度，并且低于所述栅电极的所述第二部分的所述顶表面的高度。

Semiconductor devices and manufacturing methods

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用2018年11月30日在韩国知识产权局提交的题为“SemiconductorDeviceandMethodforFabricatingtheSame”(半导体器件及其制造方法)的韩国专利申请No.10-2018-0152262通过引用的方式全文结合于本申请中。
本公开涉及半导体器件及其制造方法，更具体地，涉及包括栅极接触和源极/漏极接触的半导体器件及其制造方法。
技术介绍
作为一种用于增加半导体器件的密度的微缩技术，已经提出了其中鳍形硅体形成在衬底上并且栅极形成在硅体的表面上的多栅极晶体管。因为多栅极晶体管使用三维(3D)沟道，所以可以容易地实现多栅极晶体管的微缩。此外，可以在不增加多栅极晶体管的栅极长度的情况下改善电流控制能力。此外，可以有效地抑制沟道区的电势受漏极电压影响的短沟道效应(SCE)。
技术实现思路
根据本公开的方面，提供了一种半导体器件，其包括：有源图案，所述有源图案位于衬底上，所述有源图案在第一方向上延伸；栅电极，所述栅电极位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；第一接触插塞，所述第一接触插塞位于所述栅电极上，所述第一接触插塞连接到所述栅电极的所述第二部分的顶表面；源极/漏极区，所述源极/漏极区设置在位于所述栅电极的侧壁上的所述有源图案中；以及源极/漏极接触，所述源极/漏极接触位于所述源极/漏极区上，其中，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度，并且低于所述栅电极的所述第二部分的顶表面的高度。根据本公开的方面，提供了一种半导体器件，其包括：有源图案，所述有源图案位于衬底上，所述有源图案在第一方向上延伸；栅电极，所述栅电极位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸；第一接触插塞，所述第一接触插塞位于所述栅电极上，所述第一接触插塞连接到所述栅电极；源极/漏极区，所述源极/漏极区设置在位于所述栅电极的侧壁上的所述有源图案中；以及第二接触插塞，所述第二接触插塞位于所述源极/漏极区上，所述第二接触插塞连接到所述源极/漏极区，其中，所述栅电极包括与所述第二接触插塞一起沿着所述第一方向布置的第一部分和与所述第一部分一起沿着第二方向布置且直接连接到所述第一接触插塞的第二部分，其中，所述栅电极的所述第二部分的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度。根据本公开的方面，提供了一种半导体器件，其包括：第一有源图案，所述第一有源图案位于衬底上，所述第一有源图案在第一方向上延伸；第一栅电极，所述栅电极位于所述第一有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；第一接触插塞，所述第一接触插塞连接到所述第一栅电极的所述第二部分的顶表面；第一源极/漏极区，所述源极/漏极区设置在位于所述第一栅电极的侧壁上的所述第一有源图案中；以及第一源极/漏极接触，所述第一源极/漏极接触位于所述第一栅电极的一个侧壁上和所述第一源极/漏极区的顶表面上；以及第二接触插塞，所述第二接触插塞连接到所述第一源极/漏极接触的顶表面，其中，所述第一接触插塞的底表面的高度高于所述第一源极/漏极接触的顶表面的高度，其中，所述第二接触插塞的底表面的高度低于所述第一栅电极的所述第一部分的顶表面的高度。根据本公开的方面，提供了一种用于制造半导体器件的方法，其包括：在衬底上形成有源图案，所述有源图案在第一方向上延伸；在所述有源图案上形成栅电极，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分，所述第一部分的顶表面的高度高于所述第二部分的顶表面的高度；在位于所述栅电极的侧壁上的所述有源图案中形成源极/漏极区；在所述源极/漏极区上形成源极/漏极接触，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的顶表面，并且低于所述栅电极的所述第二部分的顶表面；形成第一接触插塞以连接到所述栅电极的所述第二部分的顶表面；以及形成第二接触插塞以连接到所述源极/漏极接触的顶表面。附图说明通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得显而易见，其中：图1示出了根据一些实施例的半导体器件的布局图；图2示出了沿着图1的线A-A截取的截面图；图3示出了沿着图1的线B-B截取的截面图；图4示出了沿着图1的线C-C截取的截面图；图5示出了图1的栅电极、源极/漏极接触和接触插塞的示意性透视图；图6示出了根据一些实施例的半导体器件的截面图；图7示出了根据一些实施例的半导体器件的截面图；图8和图9示出了根据一些实施例的半导体器件的截面图；图10示出了根据一些实施例的半导体器件的截面图；图11和图12示出了根据一些实施例的半导体器件的截面图；图13至图15示出了根据一些实施例的半导体器件的截面图；图16至图18示出了根据一些实施例的半导体器件的截面图；图19示出了根据一些实施例的半导体器件的布局图；图20示出了沿着图19的线D-D截取的截面图；图21示出了沿着图19的线E-E截取的截面图；图22示出了根据一些实施例的半导体器件的布局图；图23示出了沿着图22的线F-F截取的截面图；图24示出了根据一些实施例的半导体器件的布局图；图25示出了图24的栅电极、源极/漏极接触和接触插塞的示意性透视图；以及图26至图40示出了根据一些实施例的制造半导体器件的方法中的各阶段的视图。具体实施方式下文中，将参照图1至图25描述根据一些实施例的半导体器件。图1是解释根据一些实施例的半导体器件的布局图。图2是沿着图1的线A-A截取的截面图。图3是沿着图1的线B-B截取的截面图。图4是沿着图1中线C-C截取的截面图。图5是示出图1的栅电极、源极/漏极接触和接触插塞的示意性透视图。在与根据一些实施例的半导体器件相关的附图中，例如，示出了包括鳍形沟道区的鳍型晶体管(finFET)，但是实施例不限于此。此外，根据一些实施例的半导体器件可以包括隧穿场效应晶体管(TFET)、双极结型晶体管、横向双扩散金属氧化物半导体(LDMOS)晶体管等。参考图1至图5，根据一些实施例的半导体器件包括衬底100、第一有源图案122、第二有源图案124、场绝缘层110、第一栅电极140、栅极介电层130、栅极间隔物152、栅极覆盖图案154、第一源极/漏极区162、第二源极/漏极区164、第一层间绝缘膜172、第二层间绝缘膜174、第一源极/漏极接触182a、第二源极/漏极接触182b、第一接触插塞192、第二接触插塞184a和第三接触插塞184b。衬底100可以包括例如体硅或绝缘体上硅(SOI)。衬底100可以是硅衬底，或者可以包括其他材料，例如硅锗、锑化铟、铅碲化合物、砷化本文档来自技高网...

【技术保护点】
1.一种半导体器件，所述半导体器件包括：/n有源图案，所述有源图案位于衬底上，所述有源图案在第一方向上延伸；/n栅电极，所述栅电极位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；/n第一接触插塞，所述第一接触插塞位于所述栅电极上，所述第一接触插塞连接到所述栅电极的所述第二部分的顶表面；/n源极/漏极区，所述源极/漏极区位于在所述栅电极的侧壁上的所述有源图案中；以及/n源极/漏极接触，所述源极/漏极接触位于所述源极/漏极区上，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度，并且低于所述栅电极的所述第二部分的所述顶表面的高度。/n

【技术特征摘要】
20181130 KR 10-2018-01522621.一种半导体器件，所述半导体器件包括：
有源图案，所述有源图案位于衬底上，所述有源图案在第一方向上延伸；
栅电极，所述栅电极位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸，并且包括沿着所述第二方向布置的第一部分和第二部分；
第一接触插塞，所述第一接触插塞位于所述栅电极上，所述第一接触插塞连接到所述栅电极的所述第二部分的顶表面；
源极/漏极区，所述源极/漏极区位于在所述栅电极的侧壁上的所述有源图案中；以及
源极/漏极接触，所述源极/漏极接触位于所述源极/漏极区上，所述源极/漏极接触的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度，并且低于所述栅电极的所述第二部分的所述顶表面的高度。


2.根据权利要求1所述的半导体器件，所述半导体器件还包括位于所述源极/漏极接触上的第二接触插塞，所述第二接触插塞连接到所述源极/漏极接触的所述顶表面。


3.根据权利要求2所述的半导体器件，其中，所述第二接触插塞的底表面的高度高于所述栅电极的所述第一部分的所述顶表面的高度。


4.根据权利要求1所述的半导体器件，其中，所述第一接触插塞的底表面的高度高于所述源极/漏极接触的所述顶表面的高度。


5.根据权利要求1所述的半导体器件，所述半导体器件还包括在所述栅电极上沿着所述第二方向延伸的栅极覆盖图案，所述第一接触插塞通过所述栅极覆盖图案连接到所述栅电极的所述第二部分的所述顶表面。


6.根据权利要求5所述的半导体器件，其中，所述栅极覆盖图案的位于所述栅电极的所述第一部分上的第一部分的厚度大于所述栅极覆盖图案的位于所述栅电极的所述第二部分上的第二部分的厚度。


7.根据权利要求1所述的半导体器件，其中，所述源极/漏极接触在所述第二方向上延伸。


8.根据权利要求1所述的半导体器件，其中，所述有源图案包括从所述衬底的顶表面突出且在所述第一方向上延伸的鳍形图案。


9.根据权利要求1所述的半导体器件，其中，所述有源图案包括与所述衬底间隔开且在所述第一方向上延伸的布线图案。


10.根据权利要求1所述的半导体器件，其中，所述有源图案包括彼此间隔开且在所述第一方向上延伸的第一沟道图案和第二沟道图案。


11.一种半导体器件，所述半导体器件包括：
有源图案，所述有源图案位于衬底上，所述有源图案在第一方向上延伸；
栅电极，所述栅电极位于所述有源图案上，所述栅电极在与所述第一方向相交的第二方向上延伸；
第一接触插塞，所述第一接触插塞位于所述栅电极上，所述第一接触插塞连接到所述栅电极；
源极/漏极区，所述源极/漏极区位于在所述栅电极的侧壁上的所述有源图案中；以及
第二接触插塞，所述第二接触插塞位于所述源极/漏极区上，所述第二接触插塞连接到所述源极/漏极区，
其中，所述栅电极包括与所述第二接触插塞一起沿着所述第一方向布置的第一部分和与所述第一部分一起沿着所述第二方向布置且直接连接到所述第一接触插塞的第二部分，并且
其中，所述栅电极的所述第二部分的顶表面的高度高于所述栅电极的所述第一部分的顶表面的高度。


12.根据权利要求11所述的半导体器件，其中，所述第一接触插塞的底表面的高度高于所述第二接触插塞的底...

【专利技术属性】
技术研发人员：李宪福，金大容，金完敦，任廷爀，郑元根，崔孝锡，玄尚镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR