半导体器件及其制造方法技术

一种半导体器件包括全环栅场效应晶体管(GAA FET)。GAA FET包括由第一半导体材料制成的沟道区，该沟道区设置在由第二半导体材料制成的底部鳍层上方，以及由第三半导体材料制成的源极/漏极区。第一半导体材料是Si

Semiconductor devices and manufacturing methods

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术的实施例涉及半导体器件及其制造方法。
技术介绍
随着半导体工业向纳米技术工艺节点发展，以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致三维设计的发展，诸如多栅极场效应晶体管(FET)，包括鳍式FET(FinFET)和全环栅(GAA)FET。在FinFET中，栅电极与沟道区的三个侧表面相邻，并且栅极介电层介于它们之间。因为栅极结构在三个表面上围绕(包裹)鳍，所以晶体管基本上具有三个栅极，栅极控制通过鳍或沟道区的电流。然而，沟道的第四侧(例如，底部)远离栅电极，因此不受严格的栅极控制。相反，在GAAFET中，沟道区的所有侧表面都由栅电极围绕，这允许沟道区中的更充分的耗尽，并且由于较陡的亚阈值电流摆幅(SS)和较小的漏致势垒降低(DIBL)而导致较少的短沟道效应。随着晶体管尺寸不断按比例缩小到亚10-15nm技术节点，需要GAAFET的进一步改进。
技术实现思路
本专利技术的实施例提供了一种半导体器件，包括全环栅场效应晶体管(GAAFET)，所述全环栅场效应晶体管包括：沟道区，由第一半导体材料制成，所述沟道区设置在由第二半导体材料制成的底部鳍层上方；以及源极/漏极区，由第三半导体材料制成，其中：所述第一半导体材料是Si1-xGex，其中，0.9≤x≤1.0，并且所述第二半导体材料是Si1-yGey，其中，y＜x并且0.3≤y≤0.7。本专利技术的另一实施例提供了一种半导体器件，包括均设置在半导体衬底上方的p型全环栅场效应晶体管(GAAFET)和n型全环栅场效应晶体管，其中：所述p型全环栅场效应晶体管包括：第一沟道区，由第一半导体材料制成，所述第一沟道区设置在由第二半导体材料制成的第一底部鳍层上方；以及第一源极/漏极区，包括由第三半导体材料制成的第一外延层，所述n型全环栅场效应晶体管包括：第二沟道区，由所述第一半导体材料制成，所述第二沟道区设置在由所述第二半导体材料制成的第二底部鳍层上方；以及第二源极/漏极区，包括由第四半导体材料制成的第二外延层，其中：所述第一半导体材料是Si1-xGex，其中，0.9≤x≤1.0，所述第二半导体材料是Si1-yGey，其中，y<x并且0.3≤y≤0.7，所述第三半导体材料是GeSn或Si1-wGew，其中，x≤w并且0.9≤w≤1.0，并且所述第四半导体材料是SiC或Si1-zGez，其中，0≤z≤0.3。本专利技术的又一实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成在垂直方向上交替堆叠的第一半导体层和第二半导体层的多层结构；将所述多层结构图案化为鳍结构，所述鳍结构包括交替地堆叠在底部鳍结构上方的第一半导体层和第二半导体层；在所述鳍结构上方形成牺牲栅极结构，所述牺牲栅极结构覆盖所述鳍结构的第一部分，并且暴露所述鳍结构的第二部分，所述鳍结构的所述第一部分包括沟道区，并且所述鳍结构的所述第二部分包括源极/漏极区；在所述源极/漏极区中形成源极/漏极外延层；去除所述牺牲栅极结构以暴露所述沟道区；去除所述沟道区中的所述第二半导体层，从而暴露所述沟道区中的所述第一半导体层；以及在所述沟道区中的所述第一半导体层周围形成栅极介电层和栅电极层，其中：所述第一半导体层由Si1-xGex制成，其中，0.9≤x≤1.0，并且所述底部鳍结构由Si1-yGey制成，其中，y<x并且0.3≤y≤0.7。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图2示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图3示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图4示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图5A和图5B示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图6示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图7示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图8A和图8B示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图9A和图9B示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图10A和图10B示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图11A和图11B示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图12A和图12B示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图13A和图13B示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图14A和图14B示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图15A、图15B和图15C示出了根据本专利技术的实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图16A和图16B示出了根据本专利技术的其他实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图17A和图17B示出了根据本专利技术的其他实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图18A和图18B示出了根据本专利技术的其他实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图19A和图19B示出了根据本专利技术的其他实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图20A和图20B示出了根据本专利技术的其他实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图21A和图21B示出了根据本专利技术的其他实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图22A和图22B示出了根据本专利技术的其他实施例的GAAFET器件的顺序制造工艺的各个阶段之一。图23A和图23B示出了根据本专利技术的其他实施例的GAAFET器件的顺序制造工艺的各个阶段之一。具体实施方式应该理解，以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于工艺条件和/或器件的期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括全环栅场效应晶体管(GAA FET)，所述全环栅场效应晶体管包括：/n沟道区，由第一半导体材料制成，所述沟道区设置在由第二半导体材料制成的底部鳍层上方；以及/n源极/漏极区，由第三半导体材料制成，其中：/n所述第一半导体材料是Si

【技术特征摘要】
20181130 US 62/774,134;20190530 US 16/426,6341.一种半导体器件，包括全环栅场效应晶体管(GAAFET)，所述全环栅场效应晶体管包括：
沟道区，由第一半导体材料制成，所述沟道区设置在由第二半导体材料制成的底部鳍层上方；以及
源极/漏极区，由第三半导体材料制成，其中：
所述第一半导体材料是Si1-xGex，其中，0.9≤x≤1.0，并且
所述第二半导体材料是Si1-yGey，其中，y＜x并且0.3≤y≤0.7。


2.根据权利要求1所述的半导体器件，其中：
所述全环栅场效应晶体管是p型场效应晶体管，并且
所述第三半导体材料是Si1-wGew，其中，x≤w并且0.9≤w≤1.0。


3.根据权利要求2所述的半导体器件，其中，x＝w。


4.根据权利要求3所述的半导体器件，其中，所述第一半导体材料和所述第三半导体材料是Ge。


5.根据权利要求1所述的半导体器件，其中：
所述全环栅场效应晶体管是p型场效应晶体管，并且
所述第三半导体材料是GeSn。


6.根据权利要求1所述的半导体器件，其中，每个所述沟道区是由所述第一半导体材料和所述第二半导体材料之间的晶格失配引起的压缩应变的。


7.根据权利要求6所述的半导体器件，其中，所述沟道区均不与所述底部鳍层接触。


8.根据权利要求1所述的半导体器件，其中：
所述全环栅场效应晶体管是n型场效应晶体管，并且
所述第三半导体材料是Si1-zGez，其中，0≤z≤0.3。


9.一种半导体器件，包括均设置在半导体衬底上方的p型全环栅场效应晶体管(GAAFET...

【专利技术属性】
技术研发人员：乔治斯·威廉提斯，荷尔本·朵尔伯斯，马库斯·约翰内斯·亨里克斯·凡·达尔，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71