竖直型半导体器件制造技术

公开了一种竖直型半导体器件。根据实施例，半导体器件可以包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠。沟道层包括第一半导体材料层和绕第一半导体材料层外周形成的第二半导体材料层。分别在第一源/漏层和第二源/漏层中形成的源/漏区在第一源/漏层、沟道层和第二源/漏层的叠置方向上至少部分地与第一半导体材料层、第二半导体材料层相交迭，使得沟道区能够形成在第一半导体材料层和第二半导体材料层二者中。

Vertical semiconductor device

【技术实现步骤摘要】
竖直型半导体器件
本公开涉及半导体领域，具体地，涉及竖直型半导体器件。
技术介绍
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件所占的面积不易进一步缩小或制造成本不易进一步降低。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小或制造成本更易降低。纳米线(nanowire)竖直型环绕栅场效应晶体管(V-GAAFET，VerticalGate-all-aroundFieldEffectTransistor)是未来高性能器件的候选之一。但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。另一方面，有效调节器件的阈值电压和改善器件的性能也面临着巨大的挑战。
技术实现思路
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的竖直型半导体器件。根据本公开的一个方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠。沟道层包括第一半导体材料层和绕第一半导体材料层外周形成的第二半导体材料层。分别在第一源/漏层和第二源/漏层中形成的源/漏区在第一源/漏层、沟道层和第二源/漏层的叠置方向上至少部分地与第一半导体材料层、第二半导体材料层相交迭，使得沟道区能够形成在第一半导体材料层和第二半导体材料层二者中。根据实施例，第一半导体材料层、第二半导体材料层以及栅堆叠中的栅介质层可以形成量子阱结构。根据实施例，第二半导体材料层相对于第一源/漏层、第二源/漏层和第一半导体材料层中至少之一可以形成异质结。根据实施例，第一半导体材料层和第二半导体材料层之间可以存在界面层。根据实施例，第一半导体材料层可以与第一源/漏层、第二源/漏层在所述叠置方向上对准，且其外周可以相对于第一源/漏层、第二源/漏层的外周凹入，第二半导体材料层可以至少部分地形成在第一半导体材料层的外周相对于第一源/漏层、第二源/漏层的外周形成的凹入中。根据实施例，第二半导体材料层还可以形成在第二源/漏层的侧壁上。根据实施例，第二半导体材料层的厚度可以为约2-10nm。根据实施例，第二半导体材料层的厚度可以小于第一半导体材料层的最小维度。例如，第一半导体材料层可以是纳米线，该最小维度可以是纳米线的直径；或者第一半导体材料层可以是纳米片，该最小维度可以是纳米片的厚度。根据实施例，源/漏区包括第一源/漏层和第二源/漏层中的掺杂区，所述掺杂区延伸进入第一半导体材料层中。根据本公开的实施例，可以使用异质结来改进器件性能，例如增强迁移率，改善短沟道效应等。另外，由于第二半导体材料层(低掺杂或非掺杂)的存在，可以降低栅与源/漏之间的电容，并因此改进器件的交流(AC)特性。根据本公开的实施例，栅堆叠绕沟道层的外周形成且沟道形成于沟道层中，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。附图说明通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：图1至12示出了根据本公开实施例的制造半导体器件的流程的示意图；以及图13和14示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。贯穿附图，相同或相似的附图标记表示相同或相似的部件。具体实施方式以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。根据本公开实施例的竖直型半导体器件可以包括在衬底上沿竖直方向(例如，大致垂直于衬底表面)依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和开态电流增强层(带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层中形成的源/漏区可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层中形成的源/漏区可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和随穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。栅堆叠可以绕沟道层的外周形成。沟道层可以包括第一半导体材料层和绕第一半导体材料层外周形成的第二半导体材料层。第二半导体材料层可以包括材料特性与第一半导体材料层不同的半导体材料。为匹配这两个材料层，它们之间可以存在界面层。第一半导体材料层与第二半导体材料层可以具有不同的掺杂特性(通常，作为沟道区，它们可以不有意掺杂或轻掺杂)。第二半导体材料层相对于第一源/漏层、第二源/漏层和第一半导体材料层中至少之一可以形成异质结。由于这种异质结，可以改善器件性能，例如可以改善载流子迁移率。对于n型器件，器件开态下在第二半导体材料层中的电子浓度可以大于在第一半导体材料层中的电子浓度，因此对于n型器件，可以优选电子迁移率大的半导体材料作为第二半导体材料层；对于p型器件，器件开态下在第二半导体材料层中的空穴浓度可以大于在第一半导体材料层中的空穴浓度，因此对于p型器件，可以优选空穴迁移率大的半导体材料作为第二半导体材料层。例如本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n衬底；/n依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及/n绕沟道层的外周形成的栅堆叠，/n其中，沟道层包括第一半导体材料层和绕第一半导体材料层外周形成的第二半导体材料层，/n其特征在于，分别在第一源/漏层和第二源/漏层中形成的源/漏区在第一源/漏层、沟道层和第二源/漏层的叠置方向上至少部分地与第一半导体材料层、第二半导体材料层相交迭，使得沟道区能够形成在第一半导体材料层和第二半导体材料层二者中。/n

【技术特征摘要】
1.一种半导体器件，包括：
衬底；
依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及
绕沟道层的外周形成的栅堆叠，
其中，沟道层包括第一半导体材料层和绕第一半导体材料层外周形成的第二半导体材料层，
其特征在于，分别在第一源/漏层和第二源/漏层中形成的源/漏区在第一源/漏层、沟道层和第二源/漏层的叠置方向上至少部分地与第一半导体材料层、第二半导体材料层相交迭，使得沟道区能够形成在第一半导体材料层和第二半导体材料层二者中。


2.根据权利要求1所述的半导体器件，其特征在于，第一半导体材料层、第二半导体材料层以及栅堆叠中的栅介质层形成量子阱结构。


3.根据权利要求1所述的半导体器件，其特征在于，第二半导体材料层相对于第一源/漏层、第二源/漏层和第一半导体材料层中至少之一形成异质结。


4.根据权利要求1所述的半导体器件，其特征在于，第一半导体材料层和第二半导体材料层之间存在界面层。


5.根据权利要求1所述的半导体器件，其特征在于，第一...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：新型
国别省市：北京;11