一种高导通低漏电的肖特基芯片制造技术

一种高导通低漏电的肖特基芯片，属于半导体技术领域。包括衬底，在衬底表面设置有外延层，在外延层中部形成肖特基界面（4），其特征在于：所述的外延层包括第一外延层和第二外延层，在肖特基界面（4）下部的第二外延层内间隔设置有多个第二单晶硅区（5），在每一个第二单晶硅区（5）的下方分别设置有第一单晶硅区（3），第二单晶硅区（5）的宽度大于其底部对应的第一单晶硅区（3）的宽度。在本高导通低漏电的肖特基芯片中，设置有两层外延层，并通过设置第一单晶硅区和第二单晶硅区，可以有效阻断反向电流，同时有效增大肖特基界面的面积，降低了正向导通的电阻，因此增大了正向导通电流。

A Schottky chip with high conductivity and low leakage

【技术实现步骤摘要】
一种高导通低漏电的肖特基芯片
一种高导通低漏电的肖特基芯片，属于半导体

技术介绍
近年来由于肖特基势垒二极管（SchottkyBarrierDiode，简称SBD）的低导通压降和极短的反向恢复时间对电路系统效率提高引起了人们高度重视并应用广泛。SBD有三个特点较为突出：（1）SBD的开启电压和导通压降均比PIN二极管小，可以降低电路中的功率损耗到较低水平；（2）SBD的结电容较低且工作频率高；（3）SBD是开关速度更快。然而传统的肖特基二极管同样存在如下缺陷：（1）肖特基势垒二极管的反向阻断电压较低，一般低于200V，使之在应用中的效率更低。（2）传统的肖特基二极管其反向漏流较大且对温度敏感。基于上述缺陷，结势垒肖特基二极管（JunctionBarrierSBD，简称结势垒肖特基二极管或JBS肖特基二极管）作为一种增强型肖特基二极管成为研究的热点，结势垒肖特基二极管结构的典型特点是在传统的肖特基二极管的外延层上集成多个PN结呈现梳状。结势垒肖特基二极管在零偏和正偏时肖特基接触部分导通，PN结部分不导通；结势垒肖特基二极管在反偏时PN结耗尽区展宽以致夹断电流通道，有效抑制肖特基势垒降低效应及有效控制反向漏流。所以结势垒肖特基二极管的突出优点是拥有肖特基势垒二极管的通态和快速开关特性，还有PIN二极管的关态和低泄漏电流特性。然而现有技术中，JBS肖特基二极管在制造过程中，首先采用硼离子注入的方式，但是离子注入时功率往往较小，因此注入形成的P区的深度较浅，因此要想达到设计的P区的深度需另外要长时间的高温扩散，当硼离子向下扩散的同时也向四周扩散，这样导致P结的宽度很大牺牲很多肖特基的导电面积。另外现有技术中还存在有一种沟槽式肖特基二极管，沟槽式二极管在接入反向电流时利用沟槽间的空乏作用阻断电流导通，由于沟槽的空乏随距离增大而减弱，要想有效阻断电流两个沟槽的间距就不能太大，因此虽然沟槽式肖特基二极管相比较JBS肖特基二极管，电流导通能力有很大提升，但是当芯片正向导通时遇到浪涌电流，芯片承受正向浪涌电流的能力较差。
技术实现思路
本技术要解决的技术问题是：克服现有技术的不足，提供一种设置有两层外延层，并通过设置第一单晶硅区和第二单晶硅区，使得肖特基界面下部外延层的底部间距较小，可以有效阻断反向电流，外延层上部的间隔距离较大，有效增大肖特基界面的面积，降低了正向导通的电阻，因此增大了正向导通电流的高导通低漏电的肖特基芯片。本技术解决其技术问题所采用的技术方案是：该高导通低漏电的肖特基芯片，包括衬底，在衬底表面设置有外延层，在外延层表面中部形成肖特基界面，其特征在于：所述的外延层包括自下而上依次设置在衬底上表面的第一外延层和第二外延层，所述肖特基界面设置在第二外延层上表面中部，在肖特基界面下部的第二外延层内间隔设置有多个第二单晶硅区，在每一个第二单晶硅区的下方分别设置有第一单晶硅区，其中第一单晶硅区自第二外延层向下延伸至第一外延层内，且第二单晶硅区的宽度大于其底部对应的第一单晶硅区的宽度。优选的，在所述肖特基界面的外圈设置有绝缘层。优选的，在所述绝缘层的下部还由内而外间隔设置有多个第一单晶硅区，位于绝缘层下部的第一单晶硅区自第二外延层的上表面向下延伸至第一外延层的内部。优选的，所述的衬底为N+型衬底，位于衬底上方的第一外延层和第二外延层分别为N型外延层和P型外延层。优选的，在所述肖特基界面的上方覆盖有顶层金属层，顶层金属层向外延伸至绝缘层的中部，在衬底的底面同时设置有底层金属层。优选的，所述的第一单晶硅区和第二单晶硅区填充有N型单晶硅。与现有技术相比，本技术所具有的有益效果是：在本肖特基芯片中，在肖特基界面的下部设置有第二单晶硅区以及其下部的第一单晶硅区，由于第二单晶硅区的宽度大于其下部第一单晶硅区的宽度，因此在肖特基界面的下部P型外延层的截面呈倒置的“T”型，因此相邻的P型外延层的下部间隔距离较小，可以有效阻断反向电流，而P型外延层的上部间隔距离较大，可有效减小P型区的面积及密度，有效增大肖特基界面的面积，降低了正向导通的电阻，因此增大了正向导通电流。同时当肖特基芯片正向导通遇到浪涌电流时，电流会通过P区（P型外延层）与N外延层之间形成的PN结导通，因此大大增加了芯片承受正向浪涌电流的能力。附图说明图1为高导通低漏电的肖特基芯片结构示意图。图2~图8为高导通低漏电的肖特基芯片制造流程图。其中：1、绝缘层2、P型外延层3、第一单晶硅区4、肖特基界面5、第二单晶硅区6、顶层金属层7、N型外延层8、N+型衬底9、底层金属层10、第一沟槽11、第二沟槽。具体实施方式图1~8是本技术的最佳实施例，下面结合附图1~8对本技术做进一步说明。如图1所示，一种高导通低漏电的肖特基芯片（以下简称肖特基芯片），包括N+型衬底8，在N+型衬底8的底面设置有底层金属层9，在N+型衬底8的上表面依次设置有N型外延层7和P型外延层2。在P型外延层2上表面的中部形成肖特基界面4，在肖特基界面4的外圈设置有绝缘层1，在芯片最上方还设置有顶层金属层6，顶层金属层6外侧覆盖在绝缘层1的中部并将肖特基界面4整体覆盖在其下部。在绝缘层1的下部由内而外间隔设置有多层第一单晶硅区3，第一单晶硅区3的上部与P型外延层2的上表面平齐，其下部向下延伸至N型外延层7中。在肖特基界面4的下部由内而外间隔设置有多层第二单晶硅区5，第二单晶硅区5整体位于P型外延层2内，其上部与肖特基界面4接触，在每一个第二单晶硅区5的下部分别设置有第一单晶硅区3，且第二单晶硅区5的宽度大于其下部第一单晶硅区3的宽度，位于第二单晶硅区5下部的第一单晶硅区3上表面与相对应的第二单晶硅区5的下表面接触，其下部向下延伸至N型外延层7中。在本肖特基芯片中，在肖特基界面4的下部设置有第二单晶硅区5以及其下部的第一单晶硅区3，由于第二单晶硅区5的宽度大于其下部第一单晶硅区3的宽度，因此在肖特基界面4的下部P型外延层2的截面呈倒置的“T”型，因此相邻的P型外延层2的下部间隔距离较小，可以有效阻断反向电流，而P型外延层2的上部间隔距离较大，可有效减小P型区的面积及密度，有效增大肖特基界面4的面积，降低了正向导通的电阻，因此增大了正向导通电流。同时当肖特基芯片正向导通遇到浪涌电流时，电流会通过P区（P型外延层2）与N型外延层7之间形成的PN结导通，由于存在有PN接，因此在额定电流时不起导电作用，从而不影响芯片的开关速度，当有正向浪涌电流通过PN结导通，此处因导电调制的作用电阻大幅降低，因此大大增加了芯片承受正向浪涌电流的能力。如图2~8所示，制造如图1所示的肖特基芯片，包括如下步骤：步骤1，在N+型衬底8的表面依次形成N型外延层7和P型外延层2，如图2所示。步骤2，自P型外延层2向下开设形成第一沟槽10，第一沟槽10自P型外延层2的上表面向下开设置N型外延层7的内部，如图3所示。步骤3，本文档来自技高网...

【技术保护点】
1.一种高导通低漏电的肖特基芯片，包括衬底，在衬底表面设置有外延层，在外延层表面中部形成肖特基界面（4），其特征在于：所述的外延层包括自下而上依次设置在衬底上表面的第一外延层和第二外延层，所述肖特基界面（4）设置在第二外延层上表面中部，在肖特基界面（4）下部的第二外延层内间隔设置有多个第二单晶硅区（5），在每一个第二单晶硅区（5）的下方分别设置有第一单晶硅区（3），其中第一单晶硅区（3）自第二外延层向下延伸至第一外延层内，且第二单晶硅区（5）的宽度大于其底部对应的第一单晶硅区（3）的宽度。/n

【技术特征摘要】
1.一种高导通低漏电的肖特基芯片，包括衬底，在衬底表面设置有外延层，在外延层表面中部形成肖特基界面（4），其特征在于：所述的外延层包括自下而上依次设置在衬底上表面的第一外延层和第二外延层，所述肖特基界面（4）设置在第二外延层上表面中部，在肖特基界面（4）下部的第二外延层内间隔设置有多个第二单晶硅区（5），在每一个第二单晶硅区（5）的下方分别设置有第一单晶硅区（3），其中第一单晶硅区（3）自第二外延层向下延伸至第一外延层内，且第二单晶硅区（5）的宽度大于其底部对应的第一单晶硅区（3）的宽度。


2.根据权利要求1所述的高导通低漏电的肖特基芯片，其特征在于：在所述肖特基界面（4）的外圈设置有绝缘层（1）。


3.根据权利要求2所述的高导通低漏电的肖特基芯片，其特征在于：在所...

【专利技术属性】
技术研发人员：薛涛，关仕汉，迟晓丽，
申请(专利权)人：淄博汉林半导体有限公司，
类型：新型
国别省市：山东;37