【技术实现步骤摘要】
一种3DNAND存储器及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种3DNAND存储器及其制造方法。
技术介绍
随着集成电路中器件的特征尺寸的不断缩小，堆叠多个平面的存储单元以实现更大存储容量并实现每比特更低成本的3D存储器技术越来越受到青睐。在3DNAND工艺中，通常通过形成栅线缝隙，形成堆叠栅极层，为了控制有效的栅极区域面积，需要对栅线缝隙的尺寸进行限制，由此使得栅线缝隙的尺寸非常有限，在后续通过栅线缝隙形成共源极并进一步形成共源极的接触部的时候，接触部与共源极的位置稍有偏差，便会导致接触部桥接共源极两侧的栅极层，产生漏电等危害，严重影响器件的使用。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种3DNAND存储器及其制造方法，本专利技术在在存储区块的通孔区域中形成有沟道结构以及在第一方向上延伸并且间隔分布的第一栅线缝隙，该第一栅线缝隙可以是形成在通孔区域的沟道结构中间的通孔。该第一栅线缝隙有利于通孔区域内排沟道结构附近的外延结构的生长，因此内排沟道...
【技术保护点】
1.一种3D NAND存储器制造方法，其特征在于，包括如下步骤：/n提供衬底，所述衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，其中靠近所述衬底的第一层牺牲层为共源牺牲层，所述堆叠结构包括若干存储块区，每个存储块区包括通孔区域，所述通孔区域包括第一栅线缝隙区域，若干所述存储块区由第二栅线缝隙区域分割而成；/n刻蚀所述堆叠结构至暴露所述共源牺牲层，分别在所述第一栅线缝隙区域和所述第二栅线缝隙区域形成多个第一栅线缝隙以及第二栅线缝隙，多个所述第一栅线缝隙在第一方向上间隔分布，所述第二栅线缝隙在所述第一方向上连续延伸；/n通过多个所述第一栅线缝隙和所述第二栅线缝隙去除并替换所述共...
【技术特征摘要】
1.一种3DNAND存储器制造方法，其特征在于，包括如下步骤：
提供衬底，所述衬底上形成有牺牲层和隔离层交替层叠的堆叠结构，其中靠近所述衬底的第一层牺牲层为共源牺牲层，所述堆叠结构包括若干存储块区，每个存储块区包括通孔区域，所述通孔区域包括第一栅线缝隙区域，若干所述存储块区由第二栅线缝隙区域分割而成；
刻蚀所述堆叠结构至暴露所述共源牺牲层，分别在所述第一栅线缝隙区域和所述第二栅线缝隙区域形成多个第一栅线缝隙以及第二栅线缝隙，多个所述第一栅线缝隙在第一方向上间隔分布，所述第二栅线缝隙在所述第一方向上连续延伸；
通过多个所述第一栅线缝隙和所述第二栅线缝隙去除并替换所述共源牺牲层及其余牺牲层，分别形成选择性外延结构及栅极层。
2.根据权利要求1所述的3DNAND存储器制造方法，其特征在于，还包括以下步骤：
刻蚀所述堆叠结构及部分所述衬底，在所述通孔区形成阵列排布的沟道孔；
在所述沟道孔的侧壁及底部依次沉积形成阻挡层、电荷俘获层、隧穿层及沟道层；
在所述沟道孔的核心区填充介电隔离材料。
3.根据权利要求1所述的3DNAND存储器制造方法，其特征在于，还包括：
分别在多个所述第一栅线缝隙和所述第二栅线缝隙中形成多个第一阵列共源极和第二阵列共源极。
4.根据权利要求3所述的3DNAND存储器制造方法，其特征在于，通过多个所述第一栅线缝隙和所述第二栅线缝隙去除并替换所述共源牺牲层及其余牺牲层，分别形成选择性外延结构及栅极层，还包括以下步骤：
在多个所述第一栅线缝隙和所述第二栅线缝隙的侧壁及底部形成间隔层；
刻蚀所述第一栅线缝隙和所述第二栅线缝隙的底部的所述间隔层，暴露所述共源牺牲层形成开口；
通过所述开口去除所述共源牺牲层形成第一沟槽；
刻蚀所述沟道结构直至暴露所述沟道结构的沟道层，形成第二沟槽；
在所述第二沟槽中进行选择性外延结构的生长。
5.根据权利要求4所述的3DNAND存储器制造方法，其特征在于，在所述第一沟槽中进行选择...
【专利技术属性】
技术研发人员：吴林春，张坤，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42
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