MAC发射端、MAC接收端及电路、FPGA芯片及数据传输系统技术方案

本发明专利技术公开了一种MAC发射端、MAC接收端及电路、FPGA芯片及数据传输系统，MAC发射端按照以下步骤执行：对上层下发的用户帧进行缓存，根据用户帧帧头信息将缓存的用户帧封帧形成首帧、多个中间帧、以及尾帧的逻辑帧，封帧时对首帧和尾帧进行标记；依次将逻辑帧分别写入发射端缓存通道中；将发射端缓存通道中的逻辑帧读出并发射。MAC接收端按照以下步骤执行：接收逻辑帧；将接收的逻辑帧写入接收端缓存通道中，接收端缓存通道配置与发射端缓存通道配置相对应；对接收端缓存通道中的逻辑帧进行识别确定首帧，将首帧帧头作为用户帧帧头，将首帧帧载荷、中间帧帧载荷和尾帧帧载荷作为用户帧帧载荷组帧，还原用户帧。本发明专利技术的整个数据传输系统可进行100M速率传输、误码率低。

Mac transmitter, MAC receiver and circuit, FPGA chip and data transmission system

【技术实现步骤摘要】
MAC发射端、MAC接收端及电路、FPGA芯片及数据传输系统
本专利技术涉及1553数据信息传输领域，具体涉及一种基于FPGA的高速1553混合业务数据封帧组帧电路和信息数据处理方法。
技术介绍
1553b总线，是美国军方专为飞机上设备制定的一种信息传输总线标准，也就是设备间传输的协议。传统的1553标准自上世纪70年代提出到现今，一直广泛运用于航空、航天、兵器等具有军事用途的主干通信中。1553通信，是使用无线通信算法进行有线的通信，在高速通信的情况下，对数据的帧长要求较高，帧的载荷长度越长，数据传输效率越低且通信可靠性也会随之降低。在传统的数据通信中，上层PC下发的帧的有效载荷经常是在0-64KB的长度之间，而下层的无线链路因为随着数据帧有效载荷的增大，帧得到误码率随着帧长的增大，误码率开始升高，这与实际通信原则相违背的，在这样的情况下，针对不同帧类型及长度的帧的处理方法就非常的需要。
技术实现思路
为了解决现有技术中存在的问题，满足高速1553数据传输系统中不同数据帧的传输能力的需求，本专利技术提出了一种基于FPGA的MAC混合业务的分帧组帧电路和方法，在一片FPGA内完成数据帧的分割和组帧。为解决上述技术问题，本专利技术采用的技术方案为：MAC发射端，所述MAC发射端中存储有第一计算机程序，所述第一计算机程序按照以下步骤被处理器执行：步骤1，对上层下发的用户帧进行缓存，所述用户帧包括用户帧帧头和用户帧帧载荷，根据用户帧帧头将缓存的用户帧封帧形成一个首帧、多个中间帧、以及一个尾帧，封帧时对首帧和尾帧进行标记；所述首帧包括首帧帧头和首帧帧载荷，所述中间帧包括中间帧帧头和中间帧帧载荷，所述尾帧包括尾帧帧头和尾帧帧载荷；首帧、中间帧及尾帧均为逻辑帧；步骤2，依次将逻辑帧分别写入发射端缓存通道中；步骤3，将发射端缓存通道中的逻辑帧读出并发射。优选的，步骤1中，用户帧缓存在RAM中，RAM的内存空间分为多个区，每个区占1K字节，将用户帧存储RAM中,帧越大占的片区个数越多，每一帧用户帧的第一个字节处在区的开始地址。优选的，步骤2中，发射端缓存通道的数量由用户端进行配置，数量介于1-8之间。本专利技术还提供一种基于上述MAC发射端的电路，该电路依次包括串联的存储与封帧模块、发射端通道缓存模块和数据发射模块；所述存储与封帧模块用于对上层下发的用户帧进行缓存，所述用户帧包括用户帧帧头和用户帧帧载荷，根据用户帧帧头将缓存的用户帧封帧形成一个首帧、多个中间帧、以及一个尾帧，封帧时对首帧和尾帧进行标记；首帧、中间帧及尾帧均为逻辑帧；所述发射端通道缓存模块用于将多个逻辑帧进行缓存并跨时钟域，将逻辑帧字节数据流转化为比特数据流；所述数据发射模块用于读出逻辑帧比特数据流并发射。在此基础上，本专利技术提出一种MAC接收端，所述MAC接收端中存储有第二计算机程序，所述的第二计算机程序被处理器执行时实现以下步骤：步骤a，接收逻辑帧；步骤b，将接收的逻辑帧写入接收端缓存通道中，接收端缓存通道配置与发射端缓存通道配置相对应；步骤c，对接收端缓存通道中的逻辑帧进行识别确定首帧，将首帧帧头作为用户帧帧头，将首帧帧载荷、中间帧帧载荷和尾帧帧载荷作为用户帧帧载荷组帧，还原用户帧。优选的，步骤c中，组帧时锁定首帧第一个字节写入的地址，待还原用户帧后，判断用户帧帧载荷数量是否正确，正确则在用户帧帧尾加入帧结束标志；不正确，则删除错误的用户帧并返回锁定的地址，重新开始写入下一帧用户帧数据。一种基于上述MAC接收端的电路，该电路依次包括串联的数据接收模块、接收端通道缓存模块和存储与组帧模块；所述数据接收模块用于接收逻辑帧比特数据流；所述接收端通道缓存模块用于将接收的逻辑帧比特数据流转换成为多比特数据流并跨时钟域，接收端缓存通道配置与发射端缓存通道配置相对应；所述存储与组帧模块用于对接收端缓存通道中的逻辑帧进行识别确定首帧，将首帧帧头作为用户帧帧头，将首帧帧载荷、中间帧帧载荷和尾帧帧载荷作为用户帧帧载荷组帧，还原用户帧。本专利技术还提出一种FPGA芯片，该芯片中集成了MAC发射端和MAC接收端；所述MAC发射端中存储有第一计算机程序，所述第一计算机程序按照以下步骤被处理器执行：步骤1，对上层下发的用户帧进行缓存，所述用户帧包括用户帧帧头和用户帧帧载荷，根据用户帧帧头将缓存的用户帧封帧形成一个首帧、多个中间帧、以及一个尾帧，封帧时对首帧和尾帧进行标记；所述首帧包括首帧帧头和首帧帧载荷，所述中间帧包括中间帧帧头和中间帧帧载荷，所述尾帧包括尾帧帧头和尾帧帧载荷；首帧、中间帧及尾帧均为逻辑帧；步骤2，依次将逻辑帧分别写入发射端缓存通道中；步骤3，将发射端缓存通道中的逻辑帧读出并发射所述MAC发接收端中存储有第二计算机程序，所述的第二计算机程序被处理器执行时实现以下步骤：步骤a，接收逻辑帧；步骤b，将接收的逻辑帧写入接收端缓存通道中，接收端缓存通道配置与发射端缓存通道配置相对应；步骤c，对接收端缓存通道中的逻辑帧进行识别确定首帧，将首帧帧头作为用户帧帧头，将首帧帧载荷、中间帧帧载荷和尾帧帧载荷作为用户帧帧载荷组帧，还原用户帧。最后，本专利技术还提出一种数据传输系统，包括MAC层、PHY层、PCI控制层和控制信号处理层，所述MAC层中包括MAC发射端和MAC接收端；所述MAC发射端中存储有第一计算机程序，所述第一计算机程序按照以下步骤被处理器执行：步骤1，对上层下发的用户帧进行缓存，所述用户帧包括用户帧帧头和用户帧帧载荷，根据用户帧帧头将缓存的用户帧封帧形成一个首帧、多个中间帧、以及一个尾帧，封帧时对首帧和尾帧进行标记；所述首帧包括首帧帧头和首帧帧载荷，所述中间帧包括中间帧帧头和中间帧帧载荷，所述尾帧包括尾帧帧头和尾帧帧载荷；首帧、中间帧及尾帧均为逻辑帧；步骤2，依次将逻辑帧分别写入发射端缓存通道中；步骤3，将发射端缓存通道中的逻辑帧读出并发射所述MAC发接收端中存储有第二计算机程序，所述的第二计算机程序被处理器执行时实现以下步骤：步骤a，接收逻辑帧；步骤b，将接收的逻辑帧写入接收端缓存通道中，接收端缓存通道配置与发射端缓存通道配置相对应；步骤c，对接收端缓存通道中的逻辑帧进行识别确定首帧，将首帧帧头作为用户帧帧头，将首帧帧载荷、中间帧帧载荷和尾帧帧载荷作为用户帧帧载荷组帧，还原用户帧；所述PHY层为MAC层和PCI控制层进行链接，对MAC层处理后的数据进行OFDM算法处理，按照不同的频率带宽进行数据传输；所述PCI控制层用于上层用户端命令信息和数据的通信链路；所述控制信号处理层用于对MAC层、PHY层及PCI控制层进行跟踪和控制，以及接收端缓存通道与发射端缓存通道的配置。与现有技术相比，本专利技术具有如下有益效果：本专利技术所述MAC发射端以及接收端，发射端通过将巨型的用户帧进本文档来自技高网...

【技术保护点】
1.MAC发射端，所述MAC发射端中存储有第一计算机程序，其特征在于，所述第一计算机程序按照以下步骤被处理器执行：/n步骤1，对上层下发的用户帧进行缓存，所述用户帧包括用户帧帧头和用户帧帧载荷，根据用户帧帧头将缓存的用户帧封帧形成一个首帧、多个中间帧、以及一个尾帧，封帧时对首帧和尾帧进行标记；所述首帧包括首帧帧头和首帧帧载荷，所述中间帧包括中间帧帧头和中间帧帧载荷，所述尾帧包括尾帧帧头和尾帧帧载荷；首帧、中间帧及尾帧均为逻辑帧；/n步骤2，依次将逻辑帧分别写入发射端缓存通道中；/n步骤3，将发射端缓存通道中的逻辑帧读出并发射。/n

【技术特征摘要】
1.MAC发射端，所述MAC发射端中存储有第一计算机程序，其特征在于，所述第一计算机程序按照以下步骤被处理器执行：
步骤1，对上层下发的用户帧进行缓存，所述用户帧包括用户帧帧头和用户帧帧载荷，根据用户帧帧头将缓存的用户帧封帧形成一个首帧、多个中间帧、以及一个尾帧，封帧时对首帧和尾帧进行标记；所述首帧包括首帧帧头和首帧帧载荷，所述中间帧包括中间帧帧头和中间帧帧载荷，所述尾帧包括尾帧帧头和尾帧帧载荷；首帧、中间帧及尾帧均为逻辑帧；
步骤2，依次将逻辑帧分别写入发射端缓存通道中；
步骤3，将发射端缓存通道中的逻辑帧读出并发射。


2.如权利要求1所述MAC发射端，其特征在于，步骤1中，用户帧缓存在RAM中，RAM的内存空间分为多个区，每个区占1K字节，将用户帧存储在RAM中，用户帧越大占的区个数越多，每一帧用户帧的第一个字节处在区的开始地址。


3.如权利要求1所述MAC发射端，其特征在于，步骤2中，发射端缓存通道的数量由用户端进行配置，数量介于1-8之间。


4.一种基于权利要求1-3任意权利要求所述MAC发射端的电路，其特征在于，该电路依次包括串联的存储与封帧模块、发射端通道缓存模块和数据发射模块；
所述存储与封帧模块用于对上层下发的用户帧进行缓存，所述用户帧包括用户帧帧头和用户帧帧载荷，根据用户帧帧头将缓存的用户帧封帧形成一个首帧、多个中间帧、以及一个尾帧，封帧时对首帧和尾帧进行标记；首帧、中间帧及尾帧均为逻辑帧；
所述发射端通道缓存模块用于将多个逻辑帧进行缓存并跨时钟域，将逻辑帧字节数据流转化为比特数据流；
所述数据发射模块用于读出逻辑帧比特数据流并发射。


5.MAC接收端，所述MAC发接收端中存储有第二计算机程序，其特征在于，所述的第二计算机程序被处理器执行时实现以下步骤：
步骤a，接收逻辑帧；
步骤b，将接收的逻辑帧写入接收端缓存通道中，接收端缓存通道配置与发射端缓存通道配置相对应；
步骤c，对接收端缓存通道中的逻辑帧进行识别确定首帧，将首帧帧头作为用户帧帧头，将首帧帧载荷、中间帧帧载荷和尾帧帧载荷作为用户帧帧载荷组帧，还原用户帧。


6.如权利要求5所述MAC接收端，其特征在于，步骤c中，组帧时锁定首帧第一个字节写入的地址，待还原用户帧后，判断用户帧帧载荷数量是否正确，正确则在用户帧帧尾加入帧结束标志；不正确，则删除错误的用户帧并返回锁定的地址，重新开始写入下一帧用户帧数据。


7.一种基于权利要求5-6任意权利要求所述MAC接收端的电路，其特征在于，该电路依次包括串联的数据接收模块、接收端通道缓存模块和存储与组帧模块；
所述数据接收模块用于接收逻辑帧比特数据流；
所述接收端通道缓存模块用于将接收的逻辑帧比特数据流转换成为多比特数据流并跨时钟域，接收端缓存通道配置与发射端缓存通道配置相对应；
所...

【专利技术属性】
技术研发人员：王红春，赵多，王国栋，刘晓平，
申请(专利权)人：西安云维智联科技有限公司，
类型：发明
国别省市：陕西;61