均值池化累加电路、装置以及方法制造方法及图纸

本发明专利技术公开一种均值池化累加电路、装置以及方法，均值池化累加电路包括双端口缓存、写控制电路、读控制电路、MUX、加法电路、减法电路、输出控制电路以及累加缓存器，该均值池化累加电路用于均值池化装置当中；一种均值池化方法包括以下步骤：将输入特征数据进行BLK分块；内部缓存中定义两个缓存阵列，按照乒乓操作的存储策略将第一维度输出累加结果存储于其中一个缓存阵列中；读取所述缓存阵列中第一维度的累加结果，进行第二维度的累加操作；第二维度累加结果输出到均值除法电路，按SRAM查表的方式进行除法运算。本发明专利技术的有益效果是：二维方向的累加能够按照同样的一维的累加电路进行第二个维度的运算，使得累加电路具备通用性。

Mean pool accumulation circuit, device and method

【技术实现步骤摘要】
均值池化累加电路、装置以及方法
本专利技术涉及计算机视觉和人工智能
，尤其涉及一种均值池化累加电路、装置以及方法。
技术介绍
卷积神经网络(convolutionalneuralnetworks，CNN)被更多的应用于图像分类和图像识别等领域。卷积神经网络通常包含多组的卷积层、池化层(poolinglayer)等神经网络层。卷积层能够提取数据的局部特征，而池化层用于减少参数量以及神经网络的运算。池化层通常包含两种运算：最大值池化和平均值池化运算。平均值池化运算(又称均值池化运算)一般采用AI芯片进行运算，以提高其运算速度，不同厂商推出的AI芯片软硬件架构也是多种多样，但这些架构的均值池化功能通用性不强，不能适应越来越复杂的人工智能算法。
技术实现思路
针对上述问题，本专利技术提出一种均值池化累加电路、装置以及方法，主要解决AI芯片均值池化功能通用性不强的问题。为解决上述技术问题，本专利技术的技术方案如下：一种均值池化累加电路，包括双端口缓存、写控制电路、读控制电路、MUX、加法电路、减法电路、输出控制电路以及累加缓存器；双端口缓存，用于缓存当前周期的输入特征数据；写控制电路，用于控制写入特征数据到双端口缓存；读控制电路，用于控制读取双端口缓存中已存储的特征数据，以及控制MUX电路；MUX，用于选择双端口缓存输出的特征数据和填充数据；加法电路，用于接收输入控制单元每个时钟周期输入特征数据、减法电路的临时结果以及将当前的特征数据输入累加缓存器；减法电路，用于实现MUX输出的特征数据和累加缓存器之间的减法功能；输出控制单元，用于控制累加缓存器的有效输出；累加缓存器，用于缓存和输出累加后的特征数据。提出一种均值池化装置，包括顶层控制电路、输入控制电路、输出控制电路、上述的均值池化累加电路、BLK单元控制电路以及均值除法电路，顶层控制电路，用于与系统进行控制交互和均值池化内部电路的控制；输入控制电路，用于接收顶层控制的输入特征数据尺寸和输入数据地址，以及控制输入外部存储和在线模块的特征数据等信息；输出控制电路，用于接收顶层控制的输出特征数据尺寸和输入数据地址，以及控制输出外部存储和在线模块的特征数据等信息；均值池化累加电路，用于获取累加后的特征数据；BLK单元控制电路，用于均值池化BLK分块控制；均值除法电路，配置精度范围的查表程序，按照查表程序进行除法运算。在一些实施方式中，所述均值池化累加电路存在两个，其中一个进行第一维度累加，另一个进行第二维度累加。提出一种均值池化方法，用于上述的均值池化装置，包括以下步骤：步骤一，将输入特征数据进行BLK分块；步骤二，内部缓存中定义两个缓存阵列，按照乒乓操作的存储策略将当前BLK分块第一维度输出累加结果存储于其中一个缓存阵列中；步骤三，读取所述缓存阵列中第一维度的累加结果，进行第二维度的累加操作；步骤四，第二维度累加结果输出到均值除法电路，按SRAM查表的方式进行除法运算。在一些实施方式中，所述步骤一具体为：channel维度按照预设的cblk_size进行分块，根据内部缓存尺寸，确定当前输出BLK的尺寸为blk_wout*blk_hout*cblk_size，第一维度和第二维度按照blk_wout*blk_hout进行输出分块。在一些实施方式中，所述步骤二具体为：所述缓存阵列采用单端口SRAM，定义第一维度kh或kw个特征数据累加的数据位宽为d_size，每片SRAM的深度为blk_wout，同一个Wout中存储连续的Hout累加数据个数定义为h_div，单片的SRAM的尺寸定义为：cblk_size*h_div*d_size*blk_wout。在一些实施方式中，所述步骤三具体为：按照第一维度存储在缓存阵列累加数据的映射格式，每个时钟周期t0～tn读取cblk_size*h_div个特征数据进行第二维度均值累加运算，得到每个kw*kh的累加结果。在一些实施方式中，所述步骤四具体为：根据当前kernel(kw*kh)进行查表，查表范围与当前池化装置支持最大的kernel尺寸关联。本专利技术的有益效果为：均值池化累加电路搭配内部存储的方法，使得二维方向的累加能够按照同样的一维的累加电路进行第二个维度的运算，使得累加电路具备通用性，从而令到芯片的均值池化功能具备通用性。附图说明图1为本专利技术实施例中均值池化累加电路的示意图；图2为本专利技术实施例中均值池化装置的示意图；图3为本专利技术实施例中均值池化的分块方法的示意图；图4为本专利技术实施例中均值池化的内部缓存结构的示意图；图5为本专利技术实施例中均值池化累加电路输出像素的示意图；图6为本专利技术实施例中均值池化的分块流水处理的示意图；图7为本专利技术实施例中均值池化第一维度BLK输出处理流程的示意图；图8为本专利技术实施例中均值池化第二维度累加电路运算流程的示意图。具体实施方式为使本专利技术的目的、技术方案及优点更加清楚、明确，下面结合附图和具体实施方式对本专利技术的内容做进一步详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本专利技术，而非对本专利技术的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本专利技术相关的部分而非全部内容。实施例一根据图1所示,本实施例提出了一种均值池化累加电路204，包括双端口缓存101、写控制电路102、读控制电路103、MUX104、加法电路105、减法电路106、输出控制电路107以及累加缓存器108；双端口缓存101，用于缓存当前周期的输入特征数据；写控制电路102，用于控制写入特征数据到双端口缓存101；读控制电路103，用于控制读取双端口缓存101中已存储的特征数据，以及控制MUX电路104；MUX0104，用于选择双端口缓存101输出的特征数据和填充数据；加法电路105，用于接收输入控制单元每个时钟周期输入特征数据、减法电路106的临时结果以及将当前的特征数据输入累加缓存器108；减法电路106，用于实现MUX104输出的特征数据和累加缓存器108之间的减法功能；输出控制单元107，用于控制累加缓存器108的有效输出；累加缓存器108，用于缓存和输出累加后的特征数据。均值池化累加电路204利用类似差分的电路结构，摒弃了并行加法器的传统做法，节约了大量的加法器。实施例二根据图2所示，一种均值池化装置，包括顶层控制电路201、输入控制电路202、输出控制电路203、上述的均值池化累加电路204、BLK单元控制电路205以及均值除法电路206，顶层控制电路201，用于与系统进行控制交互和均值池化内部电路的控制；该顶层控制电路接收到系统启动信号和配置信息之后，解析当前的配置信息，用于传递当前均值池本文档来自技高网...

【技术保护点】
1.一种均值池化累加电路，其特征在于，包括双端口缓存、写控制电路、读控制电路、MUX、加法电路、减法电路、输出控制电路以及累加缓存器；/n双端口缓存，用于缓存当前周期的输入特征数据；/n写控制电路，用于控制写入特征数据到所述双端口缓存；/n读控制电路，用于控制读取所述双端口缓存中已存储的特征数据，以及控制MUX电路；/nMUX，用于选择所述双端口缓存输出的特征数据和填充数据；/n加法电路，用于接收输入控制单元每个时钟周期输入特征数据、减法电路的临时结果以及将当前的特征数据输入累加缓存器；/n减法电路，用于实现所述MUX输出的特征数据和累加缓存器之间的减法功能；/n输出控制单元，用于控制累加缓存器的有效输出；/n累加缓存器，用于缓存和输出累加后的特征数据。/n

【技术特征摘要】
1.一种均值池化累加电路，其特征在于，包括双端口缓存、写控制电路、读控制电路、MUX、加法电路、减法电路、输出控制电路以及累加缓存器；
双端口缓存，用于缓存当前周期的输入特征数据；
写控制电路，用于控制写入特征数据到所述双端口缓存；
读控制电路，用于控制读取所述双端口缓存中已存储的特征数据，以及控制MUX电路；
MUX，用于选择所述双端口缓存输出的特征数据和填充数据；
加法电路，用于接收输入控制单元每个时钟周期输入特征数据、减法电路的临时结果以及将当前的特征数据输入累加缓存器；
减法电路，用于实现所述MUX输出的特征数据和累加缓存器之间的减法功能；
输出控制单元，用于控制累加缓存器的有效输出；
累加缓存器，用于缓存和输出累加后的特征数据。


2.一种均值池化装置，其特征在于，包括顶层控制电路、输入控制电路、输出控制电路、如权利要求1所述的均值池化累加电路、BLK单元控制电路以及均值除法电路，
顶层控制电路，用于与系统进行控制交互和均值池化内部电路的控制；
输入控制电路，用于接收顶层控制的输入特征数据尺寸和输入数据地址，以及控制输入外部存储和在线模块的特征数据；
输出控制电路，用于接收顶层控制的输出特征数据尺寸和输入数据地址，以及控制输出外部存储和在线模块的特征数据；
均值池化累加电路，用于获取累加后的特征数据；
BLK单元控制电路，用于均值池化BLK分块控制；
均值除法电路，配置精度范围的查表程序，按照查表程序进行除法运算。


3.如权利要求2所述的均值池化装置，其特征在于，所述均值池化累加电路存在两个，其中一个进行第一维度累加，另一个进行第二维度累加。


4.一种均值池化方法，其特征在...

【专利技术属性】
技术研发人员：郑旭标，
申请(专利权)人：珠海亿智电子科技有限公司，
类型：发明
国别省市：广东;44