半导体器件及其制造方法技术

本申请公开了一种半导体器件及其制造方法，该半导体器件包括：衬底；外延层，位于衬底的表面上；体区，自外延层的表面延伸至外延层中；掺杂区，自体区表面延伸至体区中；栅叠层，位于体区的表面；以及导电通道，包括穿过体区并至少延伸至外延层中的沟槽以及填充在沟槽内的导电材料，其中，掺杂区与导电通道之间形成沟道，衬底与掺杂区至少通过导电通道和沟道导通。由于该半导体器件的沟槽不再用于制作沟槽栅，而是用于制作导电通道，因此降低了对沟槽刻蚀质量的要求，从而降低了刻蚀难度；又由于该半导体器件的导电通道至少延伸至外延层中，因此在器件导通后，至少部分外延层不会再作为导通电阻的组成部分，从而降低了导通电阻。

Semiconductor devices and manufacturing methods

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及半导体器件制造领域，更具体地，涉及一种半导体器件及其制造方法。
技术介绍
沟槽型VDMOS(verticaldouble-diffusedmetaloxidesemiconductorfieldeffecttransistor，垂直双扩散金属氧化物半导体场效应晶体管)通过在沟槽(Trench)侧壁生长栅介质层并填充导电材料而形成栅极。这种沟槽栅结构大大提高了功率器件平面面积的利用效率，使得单位面积可获得更大的器件单元沟道宽度和电流密度，从而使器件获得更大的电流导通能力。目前沟槽型VDMOS已广泛应用于电机调速、逆变器、电源、电子开关、音响、汽车电器等多种领域。沟槽型VDMOS因含有U型沟槽结构，因此也被称为UMOS。图1示出了现有技术中UMOS器件的结构示意图。如图1所示，典型的UMOS器件包括衬底10、外延层11、体区12、U型沟槽、源区15、接触孔16以及沟道17。其中U型沟槽的侧壁形成有栅介质层13，U型沟槽内填充有作为栅极导体14的导电材料。在传统的UMOS制造工艺中，由于刻蚀技术的限制，U型沟槽的外轮廓与侧壁粗糙度不易控制，而且在干法刻蚀形成U型沟槽后，还需要进行圆化刻蚀(RoundingEtch)、牺牲氧化、酸洗等一系列复杂工艺，更进一步增大了U型沟槽的外轮廓与侧壁粗糙度的控制难度。并且，由于栅介质层13生长于U型沟槽的侧壁上，受氧化气氛、侧壁粗糙度、晶向(原子密度)的影响，因此很难形成厚度均匀一致的高质量栅介质层13。此外，如图1所示，传统UMOS器件的导通电阻包括：衬底电阻Rsub、外延电阻Repi、积累区电阻Racc、沟道电阻Rch、源极电阻Rsc、以及孔接触电阻Rcon。由于在器件导通后，垂直流动的电流(箭头方向)需要穿过整个器件，尤其是中途会流经一段高阻区——外延层11，而外延电阻Repi的阻值很大，造成了器件具有非常高的导通电阻。因此，期望进一步降低VDMOS的导通电阻以及制造难度。
技术实现思路
有鉴于此，本专利技术提供了一种半导体器件及其制造方法，该半导体器件具有较低的制造难度以及较小的导通电阻。根据本专利技术的一方面，提供了一种半导体器件，包括：衬底；外延层，位于所述衬底的表面上；体区，自所述外延层的表面延伸至所述外延层中，且所述体区的结深小于外延层的厚度；掺杂区，自所述体区表面延伸至所述体区中；栅叠层，包括栅介质层和栅极导体层，所述栅介质层覆盖所述体区的表面，所述栅极导体层位于所述栅介质层上；以及导电通道，包括穿过所述体区并至少延伸至所述外延层中的沟槽以及填充在所述沟槽内的导电材料，所述导电通道与所述掺杂区分隔，其中，所述体区为第一掺杂类型，所述衬底、所述外延层、所述导电通道以及所述掺杂区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反，所述栅极导体层接收控制电压，所述衬底与所述掺杂区至少通过所述导电通道、所述掺杂区与所述导电通道之间的沟道导通。优选地，所述沟道靠近所述体区的表面。优选地，所述栅极导体层至少与所述掺杂区和所述导电通道之间的体区对应。优选地，还包括：层间介质层，覆盖所述栅介质层与所述栅极导体层；第一导电插塞，穿过所述层间介质层、所述栅介质层，并与所述掺杂区接触；第二导电插塞，穿过所述层间介质层并与所述栅极导体层接触；源电极，位于所述层间介质层表面，并与所述第一导电插塞接触；以及栅电极，位于所述层间介质层表面，并与所述第二导电插塞接触。优选地，所述导电通道自所述体区表面延伸至所述外延层中，且未达到所述衬底表面；或者，所述导电通道自所述体区表面延伸至所述衬底表面；或者，所述导电通道自所述体区表面延伸至所述衬底中。优选地，在垂直于所述体区的厚度方向的截面上，多个所述掺杂区呈阵列排布在所述体区中，每个所述掺杂区被所述导电通道包围，其中，每个所述掺杂区与所述导电通道之间的沟道呈回字形；或者，在垂直于所述体区的厚度方向的截面上，多个所述掺杂区为长方形，沿长方形的长边方向平行排布在所述体区中，相邻的两个所述掺杂区之间至少间隔一个所述导电通道，其中，每个所述掺杂区与所述导电通道之间的沟道呈长方形。可选地，所述第一掺杂类型选自P型掺杂与N型掺杂中的一种，所述第二掺杂类型选自P型掺杂与N型掺杂中的另一种。根据本专利技术的另一方面，提供了一种半导体器件的制造方法，包括：在衬底的表面上形成外延层；形成自所述外延层的表面延伸至所述外延层中的体区，并控制所述体区的结深小于外延层的厚度；形成自所述体区表面延伸至所述体区中的掺杂区；形成导电通道，包括形成穿过所述体区的沟槽，以及向所述沟槽内填充导电材料，所述沟槽与所述掺杂区分隔；以及在所述体区表面形成栅叠层，包括在所述体区的表面形成栅介质层以及形成位于所述栅介质层上的栅极导体层，其中，所述体区为第一掺杂类型，所述衬底、所述外延层、所述导电通道以及所述掺杂区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反，所述栅极导体层接收控制电压，所述衬底与所述掺杂区至少通过所述导电通道、所述掺杂区与所述导电通道之间的沟道导通。优选地，还包括：形成覆盖所述栅介质层与所述栅极导体层的层间介质层；形成穿过所述层间介质层、所述栅介质层与所述掺杂区的第一导电插塞，所述第一导电插塞分别与所述掺杂区以及掺杂区下方的体区接触；形成穿过所述层间介质层的第二导电插塞，所述第二导电插塞与所述栅极导体层接触；在所述层间介质层表面形成源电极，所述源电极与所述第一导电插塞接触；以及在所述层间介质层表面形成栅电极，所述栅电极与所述第二导电插塞接触。优选地，形成所述体区的步骤包括：在所述衬底表面形成外延层；以及向所述外延层中注入掺杂杂质形成所述体区，其中，在形成所述沟槽前，向所述外延层中注入掺杂杂质以形成所述体区；或者，所述在形成所述栅介质层后，向所述外延层中注入掺杂杂质以形成所述体区；或者，在形成导电通道后，向所述外延层中注入掺杂杂质以形成所述体区，然后形成所述栅介质层。相较于传统UMOS器件中，通过在沟槽侧壁生长栅介质层并填充导电材料而形成沟槽栅结构的技术方案，本专利技术实施例提供的半导体器件及其制造方法，具有如下优势：1、通过在体区内形成沟槽并在沟槽内填充导电材料而形成导电通道，并在体区表面形成栅介质层，取代了现有技术中的沟槽栅结构，消除了沟槽外轮廓以及侧壁的粗超度对于器件性能参数的不良影响，因此大大降低了对沟槽刻蚀质量的要求，降低了器件的加工制作难度，并有利于提高器件性能的一致性。2、由于导电通道穿过体区并且至少延伸至外延层中，而在器件导通后，电流会选择从导电通道中流过，因此，至少部分外延层不会再作为导通电阻的组成部分，降低了原本串联在器件中的外延电阻Repi的阻值，从而减小了器件整体的导通电阻。在更优选的实施例中，如果导电通道是直接与衬底接触的，原本串联在器件中的外延电阻Repi将全部被去除。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本专利技术的本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n衬底；/n外延层，位于所述衬底的表面上；/n体区，自所述外延层的表面延伸至所述外延层中，且所述体区的结深小于外延层的厚度；/n掺杂区，自所述体区表面延伸至所述体区中；/n栅叠层，包括栅介质层和栅极导体层，所述栅介质层覆盖所述体区的表面，所述栅极导体层位于所述栅介质层上；以及/n导电通道，包括穿过所述体区并至少延伸至所述外延层中的沟槽以及填充在所述沟槽内的导电材料，所述导电通道与所述掺杂区分隔，/n其中，所述体区为第一掺杂类型，所述衬底、所述外延层、所述导电通道以及所述掺杂区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反，/n所述栅极导体层接收控制电压，所述衬底与所述掺杂区至少通过所述导电通道、所述掺杂区与所述导电通道之间的沟道导通。/n

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
衬底；
外延层，位于所述衬底的表面上；
体区，自所述外延层的表面延伸至所述外延层中，且所述体区的结深小于外延层的厚度；
掺杂区，自所述体区表面延伸至所述体区中；
栅叠层，包括栅介质层和栅极导体层，所述栅介质层覆盖所述体区的表面，所述栅极导体层位于所述栅介质层上；以及
导电通道，包括穿过所述体区并至少延伸至所述外延层中的沟槽以及填充在所述沟槽内的导电材料，所述导电通道与所述掺杂区分隔，
其中，所述体区为第一掺杂类型，所述衬底、所述外延层、所述导电通道以及所述掺杂区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反，
所述栅极导体层接收控制电压，所述衬底与所述掺杂区至少通过所述导电通道、所述掺杂区与所述导电通道之间的沟道导通。


2.根据权利要求1所述的半导体器件，其特征在于，所述沟道靠近所述体区的表面。


3.根据权利要求1或2所述的半导体器件，其特征在于，所述栅极导体层至少与所述掺杂区和所述导电通道之间的体区对应。


4.根据权利要求1或2所述的半导体器件，其特征在于，还包括：
层间介质层，覆盖所述栅介质层与所述栅极导体层；
第一导电插塞，穿过所述层间介质层、所述栅介质层，并与所述掺杂区接触；
第二导电插塞，穿过所述层间介质层并与所述栅极导体层接触；
源电极，位于所述层间介质层表面，并与所述第一导电插塞接触；以及
栅电极，位于所述层间介质层表面，并与所述第二导电插塞接触。


5.根据权利要求1或2所述的半导体器件，其特征在于，所述导电通道自所述体区表面延伸至所述外延层中，且未达到所述衬底表面；
或者，所述导电通道自所述体区表面延伸至所述衬底表面；
或者，所述导电通道自所述体区表面延伸至所述衬底中。


6.根据权利要求1或2所述的半导体器件，其特征在于，在垂直于所述体区的厚度方向的截面上，多个所述掺杂区呈阵列排布在所述体区中，每个所述掺杂区被所述导电通道包围，其中，每个所述掺杂区与所述导电通道之间的沟道呈回字形；
或者，
在垂直于所述体区的厚度方向的截面上，多个所述掺杂区为长方形，沿长方形的长边方向平行排布...

【专利技术属性】
技术研发人员：周源，张小麟，李静怡，王超，张志文，朱林迪，袁波，刘恒，梁维佳，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：发明
国别省市：北京;11