一种集成高密度静电防护芯片制造技术

本实用新型专利技术公开了一种集成高密度静电防护芯片，涉及半导体技术领域，该集成高密度静电防护芯片通过放电沟槽、隔离构成结合N型外延层形成一组纵向二极管结构，PN结采用外延形成，界面在硅体内，缺陷少、漏电小、器件可靠性好，且整个防护芯片形成多组二极管串联结构，降低了寄生电容；沟槽放电面积大，提升了单位面积下的放电能力，提高器件的防护性能、减小了器件制造成本。

An integrated high density electrostatic protection chip

【技术实现步骤摘要】
一种集成高密度静电防护芯片
本技术涉及半导体
，尤其是一种集成高密度静电防护芯片。
技术介绍
静电放电(ESD)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰，功率器件防护芯片是一种用来保护敏感电路，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容功率器件防护芯片适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。基于不同的应用，功率器件防护芯片可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。目前常用的大电流防护芯片的结构示意图如图1所示，各标号对应的含义为：11-P型硅片，12-N型扩散/注入区域，13-多晶硅/金属。这种结构的防护芯片结构简单，但器件性能和可靠性都较差。
技术实现思路
本专利技术人针对上述问题及技术需求，提出了一种集成高密度静电防护芯片，本技术的技术方案如下：一种集成高密度静电防护芯片，该集成高密度静电防护芯片包括N型衬底，N型衬底表面生长有第一氧化硅层；N型衬底中形成有两个至第一氧化硅层表面的放电沟槽，每个放电沟槽贯穿第一氧化硅层且不穿透N型衬底，每个放电沟槽内填充有P型外延，P型外延的表面形成有N型离子注入区，N型离子注入区的厚度与第一氧化硅层的厚度相同；第一氧化硅层表面设有N型外延层；N型衬底中在两个放电沟槽之间形成有至N型外延层表面的隔离沟槽，隔离沟槽贯穿N型外延层和第一氧化硅层且不穿透N型衬底，隔离沟槽内填充有第二氧化硅层；N型外延层表面设有正面金属层，正面金属层覆盖N型外延层表面除隔离沟槽之外的区域。本技术的有益技术效果是：本申请公开了一种集成高密度静电防护芯片，该集成高密度静电防护芯片通过放电沟槽、隔离构成结合N型外延层形成一组纵向二极管结构，PN结采用外延形成，界面在硅体内，缺陷少、漏电小、器件可靠性好，且整个防护芯片形成多组二极管串联结构，降低了寄生电容。沟槽放电面积大，提升了单位面积下的放电能力，提高器件的防护性能、减小了器件制造成本。附图说明图1是现有的防护芯片的结构图。图2是本申请的集成高密度静电防护芯片的结构图。图3是本申请的集成高密度静电防护芯片的等效电路图。图4是本申请集成高密度静电防护芯片制作过程中一个步骤的结构图。图5是本申请集成高密度静电防护芯片制作过程中另一个步骤的结构图。图6是本申请集成高密度静电防护芯片制作过程中另一个步骤的结构图。图7是本申请集成高密度静电防护芯片制作过程中另一个步骤的结构图。具体实施方式下面结合附图对本技术的具体实施方式做进一步说明。本申请公开了一种集成高密度静电防护芯片，请参考图2，该集成高密度静电防护芯片包括N型衬底21，N型衬底21表面生长有第一氧化硅层22。N型衬底21中形成有两个至第一氧化硅层22表面的放电沟槽23，放电沟槽23贯穿第一氧化硅层22且不穿透N型衬底21。每个放电沟槽23内填充有P型外延24，P型外延24的表面形成有N型离子注入区25。N型离子注入区25的表面与第一氧化硅层22的表面齐平且N型离子注入区25的厚度与第一氧化硅层22的厚度相同，也即放电沟槽23在N型衬底21中的部分填充有P型外延24、在第一氧化硅层22的部分设有N型离子注入区25。第一氧化硅层22表面设有N型外延层26。N型衬底21中在两个放电沟槽23之间形成有至N型外延层26表面的隔离沟槽27，隔离沟槽27贯穿N型外延层26和第一氧化硅层22且不穿透N型衬底21，隔离沟槽27内填充有第二氧化硅层28。N型外延层26表面设有正面金属层29，正面金属层29覆盖N型外延层26表面除隔离沟槽27之外的区域。本申请的集成高密度静电防护芯片形成的等效电路图如图3所示，放电沟槽23、隔离构成27结合N型外延层26形成一组纵向二极管结构，PN结采用外延形成，界面在硅体内，缺陷少、漏电小、器件可靠性好，且整个防护芯片形成多组二极管串联结构，降低了寄生电容。沟槽放电面积大，提升了单位面积下的放电能力，提高器件的防护性能、减小了器件制造成本。本申请的集成高密度静电防护芯片的制作过程如下：1、在N型衬底21表面制备第一氧化硅层22，干法刻蚀形成两个放电沟槽23，如图4所示。2、在放电沟槽23内填充P型外延24，如图5所示。3、进行N型离子注入在放电沟槽23上部形成N型离子注入区25，如图6所示。4、在第一氧化硅层22表面制作N型外延层26，干法刻蚀形成隔离沟槽27，如图7所示。5、在隔离沟槽27内填充第二氧化硅层28，然后制备正面金属层29即能得到如图2所示的结构。以上所述的仅是本申请的优选实施方式，本技术不限于以上实施例。可以理解，本领域技术人员在不脱离本技术的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种集成高密度静电防护芯片，其特征在于，所述集成高密度静电防护芯片包括N型衬底，所述N型衬底表面生长有第一氧化硅层；所述N型衬底中形成有两个至所述第一氧化硅层表面的放电沟槽，每个所述放电沟槽贯穿所述第一氧化硅层且不穿透所述N型衬底，每个所述放电沟槽内填充有P型外延，所述P型外延的表面形成有N型离子注入区，所述N型离子注入区的厚度与所述第一氧化硅层的厚度相同；所述第一氧化硅层表面设有N型外延层；所述N型衬底中在两个所述放电沟槽之间形成有至所述N型外延层表面的隔离沟槽，所述隔离沟槽贯穿所述N型外延层和所述第一氧化硅层且不穿透所述N型衬底，所述隔离沟槽内填充有第二氧化硅层；所述N型外延层表面设有正面金属层，所述正面金属层覆盖所述N型外延层表面除所述隔离沟槽之外的区域。/n

【技术特征摘要】
1.一种集成高密度静电防护芯片，其特征在于，所述集成高密度静电防护芯片包括N型衬底，所述N型衬底表面生长有第一氧化硅层；所述N型衬底中形成有两个至所述第一氧化硅层表面的放电沟槽，每个所述放电沟槽贯穿所述第一氧化硅层且不穿透所述N型衬底，每个所述放电沟槽内填充有P型外延，所述P型外延的表面形成有N型离子注入区，所述N型离子注入区的厚度与...

【专利技术属性】
技术研发人员：范捷，万立宏，王绍荣，
申请(专利权)人：江苏丽隽功率半导体有限公司，
类型：新型
国别省市：江苏;32