阵列基板及其制作方法技术

本申请实施例公开了一种阵列基板及其制作方法，通过将低温多晶硅薄膜晶体管和氧化物薄膜晶体管的源漏电极以及栅极设置于基板的同一层上，进而省去了层间介质层的设置，可以简化成膜工艺，节约生产成本。

Array substrate and its fabrication method

【技术实现步骤摘要】
阵列基板及其制作方法
本申请涉及显示
，具体涉及一种阵列基板及其制作方法。
技术介绍
低温多晶硅薄膜晶体管的电子移动率高、响应速度快，氧化物薄膜晶体管具有较低的漏电流。而将两者相结合的LTPO(LowTemperaturePolycrystallineOxide，低温多晶氧化物)技术能够结合这两者的优势，是未来阵列基板的主要发展方向。但是，目前采用LTPO技术制作阵列基板的过程中，成膜工艺次数较多，生产成本较高。
技术实现思路
本申请的目的是提供一种阵列基板及其制作方法，以解决现有技术中阵列基板的成膜工艺次数多、生产成本高的技术问题。本申请提供一种阵列基板，包括：基板；设置在所述基板上的缓冲层；设置在所述缓冲层上的低温多晶硅薄膜晶体管的第一导电沟道以及氧化物薄膜晶体管的第二导电沟道；设置在所述第一导电沟道和所述第二导电沟道上的绝缘层；设置在所述绝缘层上的所述低温多晶硅薄膜晶体管的第一栅极、第一源极和第一漏极，以及所述氧化物薄膜晶体管的第二栅极、第二源极和第二漏极；本文档来自技高网...

【技术保护点】
1.一种阵列基板，其特征在于，包括：/n基板；/n设置在所述基板上的缓冲层；/n设置在所述缓冲层上的低温多晶硅薄膜晶体管的第一导电沟道以及氧化物薄膜晶体管的第二导电沟道；/n设置在所述第一导电沟道和所述第二导电沟道上的绝缘层；/n设置在所述绝缘层上的所述低温多晶硅薄膜晶体管的第一栅极、第一源极和第一漏极，以及所述氧化物薄膜晶体管的第二栅极、第二源极和第二漏极；/n其中，所述第一栅极、所述第一源极、所述第一漏极、所述第二栅极、所述第二源极和所述第二漏极同层设置。/n

【技术特征摘要】
1.一种阵列基板，其特征在于，包括：
基板；
设置在所述基板上的缓冲层；
设置在所述缓冲层上的低温多晶硅薄膜晶体管的第一导电沟道以及氧化物薄膜晶体管的第二导电沟道；
设置在所述第一导电沟道和所述第二导电沟道上的绝缘层；
设置在所述绝缘层上的所述低温多晶硅薄膜晶体管的第一栅极、第一源极和第一漏极，以及所述氧化物薄膜晶体管的第二栅极、第二源极和第二漏极；
其中，所述第一栅极、所述第一源极、所述第一漏极、所述第二栅极、所述第二源极和所述第二漏极同层设置。


2.根据权利要求1所述的阵列基板，其特征在于，所述第一导电沟道采用的材料为低温多晶硅，所述第二导电沟道采用的材料为氧化物半导体。


3.根据权利要求2所述的阵列基板，其特征在于，所述第一导电沟道的厚度为100埃-1000埃，所述第二导电沟道的厚度为100埃-1000埃。


4.根据权利要求1所述的阵列基板，其特征在于，所述第一栅极、所述第一源极、所述第一漏极、所述第二栅极、所述第二源极和所述第二漏极采用的材料为金属材料。


5.根据权利要求4所述的阵列基板，其特征在于，所述第一栅极、所述第一源极、所述第一漏极、所述第二栅极、所述第二源极和所述第二漏极的厚度均为1000埃-10000埃。


6.根据权利要求1所述的阵列基板，其特征在于，所述第一导电沟道包括第一重掺杂区和第二重掺杂区，所述第二导电沟道包括第三重掺杂区和第四重掺杂区；
所述绝缘层上设置有第一过孔、第二过孔、第三过孔和第四过孔，所述第一过孔对应所述第一重掺杂区设置，所述第二过孔对应所述第二重掺杂区设置，所述第三过孔对应所述第三重掺杂区设置，所述第四过孔对应所述第四重掺杂区设置；
所述第一源极通过所述第一过孔与所述第一重掺杂区连接，所述第一漏极通过所述第二过孔与所述第二重掺杂区连接，所述第二源极通过所述第三过孔与所述第三重掺杂区连接，所述第二漏极通过所述第四过孔与所述第四重掺杂区连接。


7.根据权利要求1所述的...

【专利技术属性】
技术研发人员：周星宇，
申请(专利权)人：深圳市华星光电半导体显示技术有限公司，
类型：发明
国别省市：广东;44