制造半导体器件的方法和系统技术方案

方法(制造半导体器件的)包括，对于存储在非暂时性计算机可读介质上的布局图，生成该布局图包括：选择布局图中的候选图案，候选图案是M_2nd层级中的第一导电图案(第一M_2nd图案)或M_1st层级中的第一导电图案(第一M_1st图案)；确定候选图案满足一个或多个标准；并且改变候选图案的尺寸，从而修改布局图。本发明专利技术的实施例还涉及制造半导体器件的方法和用于制造半导体器件的系统。

Methods and systems for manufacturing semiconductor devices

【技术实现步骤摘要】
制造半导体器件的方法和系统
本专利技术的实施例涉及制造半导体器件的方法和系统。
技术介绍
集成电路(“IC”)包括一个或多个半导体器件。表示半导体器件的一种方式是具有称为布局图的平面图。布局图在设计规则的上下文中生成。一组设计规则对布局图中的相应图案的放置施加约束，例如，地理/空间限制、连接限制等。通常，一组设计规则包括与相邻或邻接单元中的图案之间的间隔和其它相互作用有关的设计规则的子集，其中图案表示金属化层中的导体。通常，一组设计规则特定于过程技术节点，通过该过程技术节点将基于布局图制造半导体器件。设计规则集补偿相应过程技术节点的可变性。这种补偿增大了由布局图产生的实际半导体器件将是布局图所基于的虚拟器件的可接受对应物的可能性。
技术实现思路
本专利技术的实施例提供了一种制造半导体器件的方法，所述方法包括：对于存储在非暂时性计算机可读介质上的布局图，所述半导体器件基于所述布局图，所述布局图包括对应于所述半导体器件中的第一金属化层和上面的第二金属化层以及它们之间的第一互连层的第一金属化层级和上面的第二金属化层级(相应的M_1st和M_2nd层级)以及位于它们之间的第一互连层级(VIA_1st层级)，生成所述布局图包括：选择所述布局图中的候选图案，所述候选图案是M_2nd层级中的第一导电图案(第一M_2nd图案)或M_1st层级中的第一导电图案(第一M_1st图案)；确定所述候选图案满足一个或多个标准；以及至少减小所述候选图案的尺寸，从而修改所述布局图。本专利技术的另一实施例提供了一种用于制造半导体器件的系统，所述系统包括：至少一个处理器；以及至少一个存储器，包括用于一个或多个程序的计算机程序代码；其中，所述至少一个存储器、所述计算机程序代码和所述至少一个处理器被配置为使系统执行：对于存储在非暂时性计算机可读介质上的布局图，所述半导体器件基于所述布局图，所述布局图包括对应于所述半导体器件中的第一金属化层和上面的第二金属化层以及它们之间的第一互连层的第一金属化层级和上面的第二金属化层级(相应的M_1st和M_2nd层级)以及位于它们之间的第一互连层级(VIA_1st层级)，生成所述布局图包括：选择所述布局图中的候选图案，所述候选图案是所述第二金属化层级中的第一导电图案(第一M_2nd图案)或所述第一金属化层级中的第一导电图案(第一M_1st图案)；确定所述候选图案满足一个或多个标准；以及改变所述候选图案的尺寸，从而修改所述布局图；以及其中：所述布局图还包括对应于所述半导体器件中的晶体管层的晶体管层级；以及在所述第一金属化层级和所述晶体管层之间不存在金属化层级。本专利技术的又一实施例提供了一种制造半导体器件的方法，所述方法包括：对于存储在非暂时性计算机可读介质上的布局图，所述半导体器件基于所述布局图，该布局图包括对应于所述半导体器件中的第一金属化层和上面的第二金属化层以及它们之间的第一互连层的第一金属化层级和上面的第二金属化层级(相应的M_1st和M_2nd层级)以及位于它们之间的第一互连层级(VIA_1st层级)，生成所述布局图包括：选择所述布局图中的候选图案，所述候选图案是所述第一金属化层级中的第一导电图案(第一M_1st图案)；确定所述候选图案满足一个或多个标准；以及增大所述候选图案的尺寸，从而修改所述布局图。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据一些实施例的框图。图2A至图2F是根据一些实施例的相应布局图200A-200F。图3A至图3H是根据一些实施例的相应布局图300A-300H。图4A至图4D是根据一些实施例的相应截面图400A-400D。图5是根据一些实施例的方法的流程图。图6A至图6E是根据一些实施例的相应方法的相应流程图。图7是根据一些实施例的电子设计自动化(EDA)系统的框图。图8是根据一些实施例的集成电路(IC)制造系统以及与其相关联的IC制造流程的框图。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件、值、操作、材料、布置等的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。预期其它组件、值、操作、材料、布置等。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。对于一些实施例，生成布局图包括：选择布局图中的候选图案，例如M1图案或M0图案；确定候选图案满足一个或多个标准；并且改变候选图案的尺寸从而修改布局图，这改进了M0布线资源。在一些实施例中，用于生成布局图的上下文是第一设计规则(设计规则1)、设计规则2、设计规则3或设计规则4。在上下文是设计规则3的一些实施例中，通过减小候选图案的尺寸来改变候选图案的尺寸。在上下文是设计规则1或设计规则2的一些实施例中，通过从布局图中去除候选图案来改变候选图案的尺寸。在上下文是设计规则4的一些实施例中，通过增大候选图案的尺寸来改变候选图案的尺寸。图1是根据一些实施例的半导体器件100的框图。在图1中，半导体器件100尤其包括电路宏(以下称为宏)101。在一些实施例中，宏101是逻辑宏。在一些实施例中，宏101是SRAM宏。在一些实施例中，宏101是除逻辑宏或SRAM宏之外的宏。宏101包括布置在行102中的一个或多个单元区域104。在一些实施例中，每个单元区域104基于由本文公开的一个或多个设计规则产生的布局图来实现，因此具有改进的M0布线资源。图2A至图2B是根据一些实施例的相应布局图200A-200B。根据一些实施例，布局图200A表示初始布局图，布局图200B表示由本文公开的一种或多种方法产生的相应布局图。图2A至图2B假设正交XYZ坐标系，其中X轴、Y轴和Z轴表示相应的第一、第二和第三方向。在一些实施例中，第一、第二和第三方向对应于与XYZ坐标系不同的正交坐标系。在图2A中，布局图200A包括单元204(1)(A)。单元204(1)(A)表示基于布局图200A的半导体器件中的单元区域。单元204(1)(A)设置在行202中，行202本文档来自技高网...

【技术保护点】
1.一种制造半导体器件的方法，所述方法包括：/n对于存储在非暂时性计算机可读介质上的布局图，所述半导体器件基于所述布局图，所述布局图包括对应于所述半导体器件中的第一金属化层和上面的第二金属化层以及它们之间的第一互连层的第一金属化层级和上面的第二金属化层级(相应的M_1st和M_2nd层级)以及位于它们之间的第一互连层级(VIA_1st层级)，/n生成所述布局图包括：/n选择所述布局图中的候选图案，所述候选图案是M_2nd层级中的第一导电图案(第一M_2nd图案)或M_1st层级中的第一导电图案(第一M_1st图案)；/n确定所述候选图案满足一个或多个标准；以及/n至少减小所述候选图案的尺寸，从而修改所述布局图。/n

【技术特征摘要】
20180928 US 62/739,053;20190902 US 16/558,2141.一种制造半导体器件的方法，所述方法包括：
对于存储在非暂时性计算机可读介质上的布局图，所述半导体器件基于所述布局图，所述布局图包括对应于所述半导体器件中的第一金属化层和上面的第二金属化层以及它们之间的第一互连层的第一金属化层级和上面的第二金属化层级(相应的M_1st和M_2nd层级)以及位于它们之间的第一互连层级(VIA_1st层级)，
生成所述布局图包括：
选择所述布局图中的候选图案，所述候选图案是M_2nd层级中的第一导电图案(第一M_2nd图案)或M_1st层级中的第一导电图案(第一M_1st图案)；
确定所述候选图案满足一个或多个标准；以及
至少减小所述候选图案的尺寸，从而修改所述布局图。


2.根据权利要求1所述的方法，其中：
所述布局图包括对应于所述半导体器件中的第一金属化层和上面的第二金属化层以及它们之间的第一互连层的第一金属化层级和上面的第二金属化层级(相应的第M_1st和M_2nd层级)和位于它们之间的第一互连层级(VIA_1st层级)；以及
所述候选图案是第一M_2nd图案；
确定所述候选图案满足一个或多个标准包括：
确定所述第一M_2nd图案被指定为引脚图案；
确定所述第一互连层级中的第一通孔图案(第一VIA_1st图案)是与第一M_2nd图案重叠的唯一VIA_1st图案；以及
至少减小所述候选图案的尺寸包括：
从所述布局图中去除所述第一M_2nd图案。


3.根据权利要求2所述的方法，其中，生成所述布局图还包括：
将所述第一金属化层级中的相应的下面第一图案(第一M_1st图案)指定为引脚图案。


4.根据权利要求2所述的方法，其中：
所述第一M_1st图案被指定为引脚图案，因为存在用于所述第一互连层级中的第一VIA_1st图案的至少第一和第二允许的上面位置，在用于所述第一互连层级中的所述第一VIA_1st图案的至少第一和第二允许的上面位置处，至少相应地定位所述M_2nd层级中的所述第一M_2nd图案和第二M_2nd图案以与所述第一VIA_1st图案重叠；或将所述第一M_2nd图案指定为引脚图案，因为存在用于所述第二互连层级(VIA_2nd层级)中相应的第一通孔图案(第一VIA_2nd图案)的至少第一和第二允许的上面位置，在用于所述第二互连层级(VIA_2nd层级)中相应的第一通孔图案(第一VIA_2nd图案)的至少第一和第二允许的上面位置处，至少定位第三金属化层级(M_3rd)中的至少相应的第一和第二导电图案(第一和第二M_3rd图案)以与所述第一VIA_2nd图案重叠。


5.根据权利要求1所述的方法，其中
布局图还包括位于所述第一M_1st层级上面并且对应于所述半导体器件中的所述第一金属化层上面的第二互连层的第二互连层级(VIA_2nd层级)，以及
所述候选图案是第一M_1st图案；
确定所述候选图案满足一个或多个标准包括：
第一子方法包括：
确定所述第一M_1st图案至少与所述VIA_1st层级中的第一通孔图案(第一VIA_1st图案)不重叠；以及
确定所述第一M_1st图案与所述VIA_2nd层级中的至少第一通孔图案(第一VIA_2nd图案)不重叠；或
第二子方法包括：
相对于第一方向，确定所述第一M_1st图案至少与所述VIA_1st层级中的第一通孔图案(第一VIA_1st图案)重叠；或
相对于第一方向，确定所述第一M_1st图案与所述VIA_2nd层级中的至少第一通孔图案(第一VIA_2nd图案)重叠；
在所述第一子方法的上下文中，至少减小所述候...

【专利技术属性】
技术研发人员：彭士玮，曾健庭，林威呈，杨登杰，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71