集成电路及其制造方法技术

本揭露描述的实施方式描述由个别形成的纳米线半导体带的堆叠形成栅极全环(“GAA”)元件的技术，即集成电路及其制造方法。个别形成的纳米线半导体带未各别栅极全环元件量身订做。形成沟渠于磊晶层的第一堆叠中，以定义出形成磊晶层的第二堆叠的空间。将沟渠底部修改成在形状或结晶晶面取向上具有确定或已知参数。利用沟渠底部的已知参数选择适合制程来以相对平坦基底面的方式填充沟渠底部。

Integrated circuit and its manufacturing method

【技术实现步骤摘要】
集成电路及其制造方法
本揭露的实施方式是有关于集成电路。
技术介绍
互补式金氧半导体(CMOS)晶体管为集成电路的建构组件。更快的互补式金氧半导体开关速度需要较高的驱动电流，其驱使互补式金氧半导体晶体管的栅极长度持续缩减。较短的栅极长度导致不受欢迎的“短通道效应(short-channeleffect)”，其中栅极的电流控制功能受到连累。除了别的之外，已发展鳍式场效晶体管(FinFET)来克服短通道效应。依照朝改善通道的静电控制的进一步步骤，已发展出具环绕栅极的晶体管，其中栅极部分可从半导体通道或通道带的上表面、下表面、及/或侧壁围绕半导体通道或通道带。
技术实现思路
在一实施方式中，一种集成电路包含基材、第一元件、第二元件、以及半导体基底层。基材包含第一基材区与第二基材区。第一元件包含第一半导体材料的第一复数个带位于第一基材区之上、第一栅极结构环绕第一复数个带的至少一者、以及第一源极/漏极结构接触第一复数个带的此至少一者。第二元件包含第二半导体材料的第二复数个带位于第二基材区之上、第二栅极结构环绕第二复数个带的至少一者、以本文档来自技高网...

【技术保护点】
1.一种集成电路，其特征在于，该集成电路包含：/n一基材，包含一第一基材区与一第二基材区；/n一第一元件，包含一第一半导体材料的一第一复数个带位于该第一基材区之上、一第一栅极结构环绕该第一复数个带的至少一者、以及一第一源极/漏极结构接触该第一复数个带的该至少一者；/n一第二元件，包含一第二半导体材料的一第二复数个带位于该第二基材区之上、一第二栅极结构环绕该第二复数个带的至少一者、以及一第二源极/漏极结构接触该第二复数个带的该至少一者；以及/n一半导体基底层，嵌在该第一基材区或该第二基材区的一者中，且位于该第一元件或该第二元件的对应一者之下。/n

【技术特征摘要】
20180926 US 62/736,962;20190808 US 16/536,1131.一种集成电路，其特征在于，该集成电路包含：
一基材，包含一第一基材区与一第二基材区；
一第一元件，包含一第一半导体材料的一第一复数个带位于该第一基材区之上、一第一栅极结构环绕该第一复数个带的至少一者、以及一第一源极/漏极结构接触该第一复数个带的该至少一者；
一第二元件，包含一第二半导体材料的一第二复数个带位于该第二基材区之上、一第二栅极结构环绕该第二复数个带的至少一者、以及一第二源极/漏极结构接触该第二复数个带的该至少一者；以及
一半导体基底层，嵌在该第一基材区或该第二基材区的一者中，且位于该第一元件或该第二元件的对应一者之下。


2.根据权利要求1所述的集成电路，其特征在于，该集成电路还包含一元件间隙壁设于该第一元件与该第二元件之间。


3.根据权利要求2所述的集成电路，其特征在于，该半导体基底层延伸在该元件间隙壁之下。


4.根据权利要求1所述的集成电路，其特征在于，该半导体基底层的一侧壁倾斜。


5.一种集成电路，其特征在于，该集成电路包含：
一基材；
一基底层，嵌于该基材的一凹陷部中；以及
一元件，位于该基底层之上，该元件...

【专利技术属性】
技术研发人员：李东颖，张开泰，萧孟轩，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71