形成半导体器件的方法技术

本公开涉及形成半导体器件的方法。一种方法，包括：在第一电介质层上方沉积第二电介质层；在第二电介质层上方沉积第三电介质层；在第三电介质层中图案化多个第一开口；穿过第一开口蚀刻第二电介质层以在第二电介质层中形成第二开口；执行从第一方向针对第二电介质层的等离子体蚀刻工艺，该等离子体蚀刻工艺在第一方向上延伸第二开口；以及穿过第二开口蚀刻第一电介质层以在第一电介质层中形成第三开口。

Methods of forming semiconductor devices

【技术实现步骤摘要】
形成半导体器件的方法
本公开总体涉及形成半导体器件的方法。
技术介绍
随着半导体器件的缩小规模增加，各种处理技术(例如，光刻)被适配为允许制造尺寸越来越小的器件。例如，随着栅极密度的增加，器件中的各种特征(例如，覆盖互连特征)的制造工艺被适配为作为整体与器件特征的缩小相兼容。然而，随着半导体工艺越来越小的工艺窗口，这些器件的制造已经接近甚至超过了光刻设备的理论极限。随着半导体器件持续缩小，器件的元件之间所需的间隔(即间距)小于可使用传统光学掩模和光刻设备制造的间距。
技术实现思路
根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成电介质层；在所述电介质层上方形成第一掩模层；在所述第一掩模层上方形成第二掩模层；图案化所述第二掩模层；执行等离子体蚀刻工艺，所述等离子体蚀刻工艺蚀刻经图案化的第二掩模层的被暴露的侧壁，其中，面向第一方向的第一侧壁与面向垂直于所述第一方向的第二方向的第二侧壁相比被蚀刻得更多；在执行所述等离子体蚀刻工艺之后，使用所述经图案化的第二掩模层来蚀刻所述第一掩模层；以及使用所述第一掩模本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：/n在衬底上方形成电介质层；/n在所述电介质层上方形成第一掩模层；/n在所述第一掩模层上方形成第二掩模层；/n图案化所述第二掩模层；/n执行等离子体蚀刻工艺，所述等离子体蚀刻工艺蚀刻经图案化的第二掩模层的被暴露的侧壁，其中，面向第一方向的第一侧壁与面向垂直于所述第一方向的第二方向的第二侧壁相比被蚀刻得更多；/n在执行所述等离子体蚀刻工艺之后，使用所述经图案化的第二掩模层来蚀刻所述第一掩模层；以及/n使用所述第一掩模层来蚀刻所述电介质层以在所述电介质层中形成开口。/n

【技术特征摘要】
20180927 US 62/737,755;20190730 US 16/525,8451.一种形成半导体器件的方法，包括：
在衬底上方形成电介质层；
在所述电介质层上方形成第一掩模层；
在所述第一掩模层上方形成第二掩模层；
图案化所述第二掩模层；
执行等离子体蚀刻工艺，所述等离子体蚀刻工艺蚀刻经图案化的第二掩模层的被暴露的侧壁，其中，面向第一方向的第一侧壁与面向垂直于所述第一方向的第二方向的第二侧壁相比被蚀刻得更多；
在执行所述等离子体蚀刻工艺之后，使用所述经图案化的第二掩模层来蚀刻所述第一掩模层；以及
使用所述第一掩模层来蚀刻所述电介质层以在所述电介质层中形成开口。


2.根据权利要求1所述的方法，其中，所述等离子体蚀刻工艺包括使用CF4作为工艺气体。


3.根据权利要求1所述的方法，其中，所述等离子体蚀刻工艺包括使用Ar和O2作为工艺气体。


4.根据权利要求1所述的方法，其中，在所述等离子体蚀刻工艺被执行之后，所述经图案化的第二掩模层的所述第一侧壁的粗糙度减小。


5.根据权利要求1所述的方法，其中，在所述等离子体蚀刻工艺期间，所述经图案化的第二掩模层的面向第三方向的第三侧壁与所述第二侧壁相比被蚀刻得更多，其中，所述第三方向与所述第一方向相反。


6.根据权利要求5所述的方法，其中，所述第一侧壁和所述第三侧壁在所述等离子体蚀刻工艺的分别的步骤中被蚀刻。


7.根据权利要求1所述的方法，还包括：用导电材料填充所述电介质层中的所述开口。


8.根据权利要求1所述的方法，其中，执行所述等离子体蚀刻工艺包括：...

【专利技术属性】
技术研发人员：苏怡年，孙书辉，谢志宏，刘如淦，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71