【技术实现步骤摘要】
具有用于应力的不同沟道几何形状的堆叠纳米线晶体管结构
技术介绍
半导体器件是利用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)和磷化铟(InP)等半导体材料的电子特性的电子部件。场效应晶体管(FET)是包括三个端子的半导体器件：栅极、源极和漏极。FET使用由栅极施加的电场来控制沟道的导电性，电荷载流子(例如，电子或空穴)通过该沟道在源极和漏极之间流动。在电荷载流子是电子的情况下，FET被称为n沟道器件，而在电荷载流子是空穴的情况下，FET被称为p沟道器件。一些FET具有称为主体或衬底的第四端子，其可用于偏置晶体管。另外，金属氧化物半导体FET(MOSFET)包括栅极和沟道之间的栅极电介质。MOSFET也可称为金属绝缘体半导体FET(MISFETS)或绝缘栅FET(IGFET)。互补MOS(CMOS)结构使用p沟道MOSFET(PMOS)和n沟道MOSFET(NMOS)器件的组合来实施逻辑门和其他数字电路。FinFET是围绕薄带半导体材料(通常称为鳍状物)构建的MOSFET晶体管。FinFET器件的导电沟道主要位于鳍状物的与栅极电介质相邻的外部部分...
【技术保护点】
1.一种集成电路，包括：/n第一晶体管器件区域，包括：具有第一横截面形状的第一主体，所述第一主体包括半导体材料；以及第一栅极结构，所述第一栅极结构环绕所述第一主体，其中，所述第一栅极结构包括栅电极和栅极电介质，所述栅极电介质位于所述第一主体和所述栅电极之间；以及/n第二晶体管器件区域，包括：具有第二横截面形状的第二主体，所述第二主体包括半导体材料；以及第二栅极结构，所述第二栅极结构环绕所述第二主体，其中，所述第二栅极结构包括栅电极和栅极电介质，所述栅极电介质位于所述第二主体和所述栅电极之间；/n其中，所述第一晶体管器件区域和所述第二晶体管器件区域以垂直堆叠配置进行布置，所述...
【技术特征摘要】
20180921 US 16/138,3561.一种集成电路，包括：
第一晶体管器件区域，包括：具有第一横截面形状的第一主体，所述第一主体包括半导体材料；以及第一栅极结构，所述第一栅极结构环绕所述第一主体，其中，所述第一栅极结构包括栅电极和栅极电介质，所述栅极电介质位于所述第一主体和所述栅电极之间；以及
第二晶体管器件区域，包括：具有第二横截面形状的第二主体，所述第二主体包括半导体材料；以及第二栅极结构，所述第二栅极结构环绕所述第二主体，其中，所述第二栅极结构包括栅电极和栅极电介质，所述栅极电介质位于所述第二主体和所述栅电极之间；
其中，所述第一晶体管器件区域和所述第二晶体管器件区域以垂直堆叠配置进行布置，所述第一主体和所述第二主体水平延伸；并且
其中，所述第一横截面形状与所述第二横截面形状不同。
2.根据权利要求1所述的集成电路，其中，所述第一主体是具有垂直伸长形状的多个第一主体中的一个，并且所述第二主体是具有水平伸长形状的多个第二主体中的一个。
3.根据权利要求2所述的集成电路，其中，所述第一横截面形状的高度与宽度的比率至少为1.5。
4.根据权利要求1所述的集成电路，还包括在所述第一主体的栅极电介质和栅电极之间环绕所述第一主体的第一功函数层和在所述第二主体的栅极电介质和栅电极之间环绕所述第二主体的第二功函数层。
5.根据权利要求4所述的集成电路，其中，所述第一功函数层包括金属，并且所述第二功函数层包括金属。
6.根据权利要求4所述的集成电路，其中，所述第一主体是包括第一纳米线和第二纳米线的多个纳米线中的一个，并且其中，环绕所述第一纳米线的所述功函数层与环绕所述第二纳米线的所述功函数层合并。
7.根据权利要求4所述的集成电路，其中，所述第一功函数层沿所述第一主体的侧部具有比沿所述第一主体的顶部或底部更大的厚度。
8.根据权利要求1-7中的任一项所述的集成电路，其中，所述第一主体是包括第一纳米线和第二纳米线的多个纳米线中的一个，所述第一栅极结构限定在所述第一纳米线和所述第二纳米线之间垂直对准的空隙。
9.根据权利要求1-7中的任一项所述的集成电路，其中，所述第一主体是垂直堆叠的多个第一纳米线中的一个，所述多个第一纳米线之间具有第一垂直间隔，并且所述第二主体是垂直堆叠的多个第二纳米线中的一个，所述多个第二纳米线之间具有第二垂直间隔，所述第二垂直间隔与所述第一垂直间隔不同。
10.根据权利要求9所述的集成电路，其中，所述多个第一纳米线包括第一纳米线和第二纳米线，并且其中，环绕所述第一纳米线的所述功函数层与环绕所述...
【专利技术属性】
技术研发人员：A·利拉克，S·塞亚，G·杜威，W·拉赫马迪，R·科特利尔，R·米恩德鲁，S·马，E·曼内巴赫，A·潘，CY·黄，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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