三维半导体存储器装置制造方法及图纸

提供了一种三维半导体存储器装置。该装置可以包括在包括单元阵列区和连接区的基底上的第一堆叠结构、在第一堆叠结构上的第二堆叠结构、在单元阵列区上并且穿透第一堆叠结构并使基底和第二堆叠结构的底表面暴露的第一竖直沟道孔、在单元阵列区上并且穿透第二堆叠结构并使第一竖直沟道孔暴露的第二竖直沟道孔以及放置在第一竖直沟道孔中并且与第二堆叠结构的底表面相邻的缓冲图案，第二竖直沟道孔的底部直径小于第一竖直沟道孔的顶部直径。

Three dimensional semiconductor memory device

【技术实现步骤摘要】
三维半导体存储器装置本专利申请要求于2018年9月19日在韩国知识产权局提交的第10-2018-0112265号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
本公开涉及一种三维半导体存储器装置，具体地，涉及一种高度可靠的三维半导体存储器装置。
技术介绍
为了满足消费者对改善的性能和/或低廉的价格的要求，需要提升半导体器件的集成度。在半导体器件的情况下，因为它们的集成度是决定产品价格的因素，所以期望增加集成度。在二维或平面半导体器件的情况下，因为它们的集成度由单位存储器单元所占面积决定，所以集成度受精细图案形成技术的水平的影响。然而，需要昂贵的工艺设备来增加图案精细集，这对增加二维或平面半导体器件的集成度提出了实际限制。为了克服这一限制，已经提出了包括三维布置的存储器单元的三维半导体存储器装置。
技术实现思路
专利技术构思的一些示例实施例提供了高度可靠的三维半导体存储器装置。根据专利技术构思的一些示例实施例，三维半导体存储器装置可以包括：第一堆叠结构，位于包括单元阵列区和连接区的基底上；第二堆叠结构，位于第一堆叠结构上；第一竖直沟道孔，位于单元阵列区上，穿透第一堆叠结构并部分地暴露基底和第二堆叠结构的底表面；第二竖直沟道孔，位于单元阵列区上，穿透第二堆叠结构并暴露第一竖直沟道孔，第二竖直沟道孔的底部直径小于第一竖直沟道孔的顶部直径；以及缓冲图案，布置在第一竖直沟道孔中并且与第二堆叠结构的底表面相邻。第一竖直沟道孔的内侧表面的上部可以包括彼此分隔开且位于同一水平处的第一位置和第二位置，缓冲图案在第一位置上的宽度可以与缓冲图案在第二位置上的宽度不同。根据专利技术构思的一些示例实施例，三维半导体存储器装置可以包括：第一堆叠结构，位于基底上；第二堆叠结构，位于第一堆叠结构上；第一竖直沟道孔，穿透第一堆叠结构并部分地暴露基底和第二堆叠结构的底表面；第二竖直沟道孔，穿透第二堆叠结构并暴露第一竖直沟道孔，第二竖直沟道孔的底部直径小于第一竖直沟道孔的顶部直径；以及缓冲图案，设置在第一竖直沟道孔中并且与第二堆叠结构的底表面相邻。第一竖直沟道孔的内侧表面的上部可以包括彼此分隔开且位于同一水平处的第一位置和第二位置，缓冲图案在第一位置上的宽度可以与缓冲图案在第二位置上的宽度不同。根据专利技术构思的一些示例实施例，三维半导体存储器装置可以包括：块结构，位于基底上；竖直沟道孔，穿透块结构并且使基底暴露，竖直沟道孔的内侧表面被弯曲以提供转角区；以及缓冲图案，放置在转角区中。附图说明通过下面结合附图的简要描述，将更清楚地理解示例实施例。如在这里描述的，附图表示非限制性的示例实施例。图1是示出根据专利技术构思的一些示例实施例的三维半导体存储器装置的示意图。图2是根据专利技术构思的一些示例实施例的三维半导体存储器装置的电路图。图3是示出根据专利技术构思的一些示例实施例的三维半导体存储器装置的平面图。图4A是示出沿图3的线A-A'截取的竖直剖面的剖视图。图4B是示出沿图3的线B-B'截取的竖直剖面的剖视图。图5和图7均是示出图4A的“P1”部分的竖直剖面的放大剖视图。图6是示出沿图5的线C-C'截取的水平剖面的剖视图。图8A、图9A、图10A、图11A、图12A和图13A是顺序地示出制造具有图4A的竖直剖面的三维半导体存储器装置的工艺的剖视图。图8B、图9B、图10B、图11B、图12B和图13B是顺序地示出制造具有图4B的竖直剖面的三维半导体存储器装置的工艺的剖视图。图14是示出沿图3的线A-A'截取的竖直剖面的剖视图。图15和图17均是示出图14的“P1”部分的竖直剖面的放大剖视图。图16是示出沿图15的线C-C'截取的水平剖面的剖视图。图18是示出沿图3的线A-A'截取的竖直剖面的剖视图。图19是示出图18的“P1”部分的竖直剖面的放大剖视图。图20是示出沿图19的线C-C'截取的水平剖面的剖视图。图21是示出沿图3的线A-A'截取的竖直剖面的剖视图。图22是示出沿图3的线A-A'截取的竖直剖面的剖视图。这些图意在示出在某些示例实施例中使用的方法、结构和/或材料的一般特性并且对以下提供的书面描述进行补充。然而，这些图并非按比例的而且可以不精确地反映任意所给示例实施例的精确的结构或性能特性，并且不应被解释为限定或限制示例实施例所包含的值的范围或性质。例如，为了清楚起见，可以减小或夸大分子、层、区和/或结构元件的相对厚度和定位。在各个附图中相似或相同的附图标记的使用意图表明相似或相同的元件或特征的存在。具体实施方式现在将参照其中示出有示例实施例的附图更充分地描述专利技术构思的示例实施例。图1是示出根据专利技术构思的一些示例实施例的三维半导体存储器装置的示意图。参照图1，三维半导体存储器装置可以包括单元阵列区CAR和外围电路区。外围电路区可以包括行解码器区ROWDCR、页缓冲器区PBR、列解码器区COLDCR和控制电路区(未示出)。在一些示例实施例中，连接区CNR可以设置在单元阵列区CAR和每个行解码器区ROWDCR之间。包括多个存储器单元的存储器单元阵列可以设置在单元阵列区CAR中。在一些示例实施例中，存储器单元阵列可以包括三维布置的存储器单元以及电连接到存储器单元的多条字线和多条位线。在行解码器区ROWDCR中，行解码器可以设置为选择存储器单元阵列的字线，并且在连接区CNR中，包括接触插塞和互连线的互连结构可以设置为将存储器单元阵列电连接到行解码器。行解码器可以被配置为基于地址信息选择至少一条字线。行解码器可以被配置为响应于来自控制电路(未示出)的控制信号将字线电压提供给被选择的字线和未选择的字线。在页缓冲器区PBR中，页缓冲器可以设置为读出存储器单元中存储的数据。基于操作模式，页缓冲器可以用于在存储器单元中临时存储数据或者用于读出存储在存储器单元中的数据。例如，页缓冲器可以在编程操作模式下用作写入驱动器或者在读取操作模式下用作感测放大器。连接到存储器单元阵列的位线的列解码器可以设置在列解码器区COLDCR中。列解码器可以在页缓冲器和外部器件(例如，存储控制器)之间提供数据传输路径。图2是根据专利技术构思的一些示例实施例的三维半导体存储器装置的电路图。参照图2，三维半导体存储器装置的存储器单元阵列可以包括公共源极线CSL、多条位线BL0-BL2以及位于公共源极线CSL与位线BL0-BL2之间的多个单元串CSTR。位线BL0-BL2可以是二维布置的，多个单元串CSTR可以并联连接到位线BL0-BL2中的每条。单元串CSTR可以共同连接到公共源极线CSL。换言之，多个单元串CSTR可以设置在位线BL0-BL2与单条公共源极线CSL之间。在一些示例实施例中，多条公共源极线CSL可以是二维布置的。公共源极线CSL可以被施加有相同的电压或者可以被独立地控制。在一些示例实施例中，每个单元串CSTR可以包本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器装置，所述三维半导体存储器装置包括：/n第一堆叠结构，位于基底上，基底包括单元阵列区和连接区；以及/n第二堆叠结构，位于第一堆叠结构上，第二堆叠结构具有底表面，/n第一堆叠结构具有从基底到第二堆叠结构的底表面的第一竖直沟道孔，第一竖直沟道孔具有缓冲图案、顶部直径和第一内侧表面，并且位于单元阵列区上，缓冲图案与第二堆叠结构的底表面相邻，第一内侧表面具有上部；/n第二堆叠结构具有位于第一竖直沟道孔上的第二竖直沟道孔，第二竖直沟道孔具有第二内侧表面和小于第一竖直沟道孔的顶部直径的底部直径。/n

【技术特征摘要】
20180919 KR 10-2018-01122651.一种三维半导体存储器装置，所述三维半导体存储器装置包括：
第一堆叠结构，位于基底上，基底包括单元阵列区和连接区；以及
第二堆叠结构，位于第一堆叠结构上，第二堆叠结构具有底表面，
第一堆叠结构具有从基底到第二堆叠结构的底表面的第一竖直沟道孔，第一竖直沟道孔具有缓冲图案、顶部直径和第一内侧表面，并且位于单元阵列区上，缓冲图案与第二堆叠结构的底表面相邻，第一内侧表面具有上部；
第二堆叠结构具有位于第一竖直沟道孔上的第二竖直沟道孔，第二竖直沟道孔具有第二内侧表面和小于第一竖直沟道孔的顶部直径的底部直径。


2.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：阻挡绝缘图案和电荷存储图案，阻挡绝缘图案和电荷存储图案位于第一堆叠结构与缓冲图案之间以及第二堆叠结构的底表面与缓冲图案之间。


3.根据权利要求1所述的三维半导体存储器装置，其中，
缓冲图案的一部分覆盖第二竖直沟道孔的第二内侧表面，并且
缓冲图案在第一竖直沟道孔的第一内侧表面的上部上具有第一宽度，缓冲图案在第二竖直沟道孔的第二内侧表面上具有第二宽度，第二宽度小于第一宽度。


4.根据权利要求1所述的三维半导体存储器装置，其中，缓冲图案与第一竖直沟道孔的第一内侧表面的上部以及第二堆叠结构的底表面均接触。


5.根据权利要求1所述的三维半导体存储器装置，其中，当在平面图中观看时，缓冲图案具有圆形、椭圆形或弧形。


6.根据权利要求5所述的三维半导体存储器装置，其中，缓冲图案具有沿第一竖直沟道孔的顶部的外周变化的宽度。


7.根据权利要求1所述的三维半导体存储器装置，其中，
第一竖直沟道孔的第一内侧表面包括A侧表面和与A侧表面相对的B侧表面，
缓冲图案包括与A侧表面相邻的第一缓冲图案和与B侧表面相邻的第二缓冲图案，并且
第一缓冲图案具有与第二缓冲图案的第二宽度不同的第一宽度。


8.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：竖直半导体图案，位于第一竖直沟道孔中，
其中，缓冲图案位于竖直半导体图案与第一竖直沟道孔之间并且包括与竖直半导体图案相邻的第一表面，并且
第一表面朝向第二堆叠结构的被第一竖直沟道孔暴露的底表面与位于所述底表面下方的第一竖直沟道孔的第一内侧表面相遇的位置凹陷。


9.根据权利要求1所述的三维半导体存储器装置，其中，缓冲图案包括氧氮化硅层、氧化硅层、金属氧化物层、多晶硅层、硅锗层和锗层中的至少一种。


10.根据权利要求1所述的三维半导体存储器装置，所述三维半导体存储器装置还包括：隧道绝缘图案，设置在缓冲图案上，
其中，缓冲图案和隧道绝缘图案包括含氮材料，缓冲图案的氮含量与隧道绝缘图案的氮含量不同。


11.根据权利要求1所述的三维半导体存储器装置，其中，
在连接区上，第二堆叠结构的第二端部暴露第一堆叠结构的第一端部，
在连接区上，第一堆叠结构的第一端部和第二堆叠结构的第二端部形成阶梯结构，并且
在连接区上，第一...

【专利技术属性】
技术研发人员：梁在贤，金斐悟，金侑瞋，安敬源，龙秀兼，池正根，千颍准，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR