半导体存储装置制造方法及图纸

本发明专利技术提供半导体存储装置。半导体存储装置具备：半导体基板，在表面设置半导体部及绝缘部；存储单元阵列，设置在半导体基板的第1区域；第1晶体管，设置在半导体基板的第2区域；第2晶体管，设置在半导体基板的第3区域；绝缘性的积层膜，覆盖半导体基板的表面、第1、2晶体管。第1、2晶体管具有：第1半导体层；栅极电极；栅极绝缘膜。第2晶体管的栅极电极中的硼的浓度大于第1晶体管的栅极电极中的硼的浓度。绝缘性的积层膜具备：第1绝缘膜，与半导体基板的表面相接；第2绝缘膜，与第1绝缘膜相接，氢的扩散系数比第1绝缘膜小。第2绝缘膜具备与半导体基板的半导体部相接的第1部分，第1部分沿着第3区域的外缘延伸且包围第3区域。

Semiconductor storage device

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请案享有以日本专利申请案2018-158713号(申请日：2018年8月27日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
本实施方式涉及一种半导体存储装置。
技术介绍
半导体存储装置的高集成化进展。
技术实现思路
实施方式提供一种能够高集成化的半导体存储装置。实施方式的半导体存储装置具备：半导体基板，在表面设置着半导体部及绝缘部；存储单元阵列，设置在半导体基板的第1区域；第1晶体管，设置在半导体基板的第2区域；第2晶体管，设置在半导体基板的第3区域；及绝缘性的积层膜，覆盖半导体基板的表面、第1晶体管及第2晶体管。第1晶体管及第2晶体管具有：第1半导体层，包含半导体基板的一部分；栅极电极，与第1半导体层对向；及栅极绝缘膜，设置在第1半导体层及栅极电极之间。第2晶体管的栅极电极中的硼(B)的浓度大于第1晶体管的栅极电极中的硼的浓度。绝缘性的积层膜具备：第1绝缘膜，与半导体基板的表面相接；及第2绝缘膜，与第1绝缘膜相接，且氢(H)的扩散系数比第1绝缘膜小。第2绝缘膜具备与半导体基板的半导体部相接的第1部分，第1部分沿着第3区域的外缘延伸且包围第3区域。附图说明图1是第1实施方式的半导体存储装置的示意性的俯视图。图2是该半导体存储装置的示意性的剖视图。图3是该半导体存储装置的示意性的剖视图。图4是比较例的半导体存储装置的示意性的剖视图。图5是该半导体存储装置的示意性的剖视图。图6是用来说明第1实施方式的半导体存储装置的示意性的俯视图。图7是第2实施方式的半导体存储装置的示意性的俯视图。图8是该半导体存储装置的示意性的俯视图。图9是变化例的半导体存储装置的示意性的俯视图。图10是变化例的半导体存储装置的示意性的俯视图。图11是变化例的半导体存储装置的示意性的剖视图。具体实施方式接下来，参照附图，对实施方式的半导体存储装置详细地进行说明。此外，以下的实施方式只不过为一例，并非以限定本专利技术的意图表示。另外，在本说明书中，“上”或“下”等表达以基板为基准。例如，在将与基板的表面交叉的方向设为第1方向的情况下，将沿着该第1方向远离基板的方向称为上，将接近基板的方向称为下。另外，在关于某构成称为下表面或下端的情况下，是指该构成的基板侧的面或端部，在称为上表面或上端的情况下，是指该构成的与基板相反侧的面或端部。另外，在称为一个构成设置在“基板的上方”的情况下，是指该一个构成沿着第1方向远离基板设置。另外，在称为另一个构成设置在一个构成的“下方”的情况下，是指另一个构成与一个构成相比接近基板。另外，在将与第1方向交叉的方向设为第2方向的情况下，将与第2方向交叉的面称为侧面。[第1实施方式][构成]图1是第1实施方式的半导体存储装置的示意性的俯视图。为了方便说明，在图1中省略一部分的构成。本实施方式的半导体存储装置具备半导体基板100。在半导体基板100的表面，设置着存储单元阵列区域110及周边区域120。另外，在半导体基板100的表面，设置着沿着半导体基板100表面的外缘延伸且包围存储单元阵列区域110及周边区域120的边缘区域130。在存储单元阵列区域110设置着多个小区域111。在图示的例中，在X方向上2个小区域111并排，在Y方向上2个小区域111并排。在这些小区域111分别设置着存储单元阵列200、及对存储单元阵列200进行控制的行解码器201。另外，在存储单元阵列区域110设置着沿着各小区域111的外缘延伸且包围各小区域111的多个保护环区域112。在周边区域120设置着多个小区域121、122。在小区域121设置着栅极电极中包含硼(B)等杂质的多个晶体管300(以下，称为“磷栅极晶体管300”)。在小区域122设置着栅极电极中包含硼(B)等杂质的多个晶体管400(以下，称为“硼栅极晶体管400”)。另外，在周边区域120设置着沿着各小区域122的外缘延伸且包围各小区域122的多个保护环区域123。在边缘区域130设置着沿着半导体基板100表面的外缘延伸且包围存储单元阵列区域110及周边区域120的保护环区域131。此外，在切割前的晶片100'，如图6所示，设置着成为半导体基板100的区域、及沿着该区域的外缘延伸且包围该区域的切割区域140。在切割区域140设置着小区域141及虚设单元阵列601。在小区域141设置着测试电路600，在该测试电路600也设置着所述硼栅极晶体管400。另外，在切割区域140设置着沿着各小区域141的外缘延伸且包围各小区域141的多个保护环区域142。虚设单元阵列601虽然具有与存储单元阵列200大致相同的构成，但是小于存储单元阵列200。另外，在切割区域140设置着沿着各虚设单元阵列601的外缘延伸且包围各虚设单元阵列601的多个保护环区域602。图2是表示存储单元阵列区域110的小区域111及周边区域120的小区域122的一部分的示意性的YZ剖视图。在图2中省略一部分的构成。在半导体基板100上，设置着包含存储单元阵列200的存储器层ML、及设置在存储器层ML的下方的晶体管层TL。另外，在存储器层ML与晶体管层TL之间设置着氮化硅(Si3N4)等阻挡绝缘膜500。在存储器层ML的存储单元阵列区域110设置着存储单元阵列200。存储单元阵列200具备积层在Z方向的多个导电层210及绝缘层211、贯通这些多个导电层210及绝缘层211且在Z方向延伸的多个存储器构造220、连接于存储器构造220的下端的配线221、以及在Z方向延伸的触点230。导电层210分别作为配设在X方向及Y方向的多个存储单元的控制栅极电极、及连接于这些多个控制栅极电极的配线而发挥功能。导电层210例如为包含氮化钛(TiN)等阻挡金属膜及钨(W)等金属膜的大致板状的导电层。绝缘层211例如为氧化硅(SiO2)等绝缘层。存储器构造220分别具备在Z方向延伸的圆筒状的半导体层、设置在该半导体层与控制栅极电极之间的电荷累积部、及设置在这些之间的绝缘膜。半导体层例如为多晶硅(p-Si)等半导体层，且作为配设在Z方向的多个存储单元的通道区域而发挥功能。电荷累积部例如为能够累积氮化硅等电荷的绝缘膜、导电膜或半导体膜。设置在这些之间的绝缘膜例如为氧化硅等绝缘膜。触点230经由未图示的其它触点或配线等而连接于导电层210、存储器构造220、配线221等。另外，触点230贯通多个导电层210及绝缘层211且贯通阻挡绝缘膜500连接于配线242。在触点230与导电层210之间设置着氧化硅等绝缘层231。另外，在触点230与绝缘层231之间设置着氮化钛等阻挡金属膜232。在晶体管层TL的存储单元阵列区域110，设置着电场效应型的晶体管240、以及将晶体管240连接于触点230的多个触点241及配线242。晶体本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n半导体基板，在表面设置着半导体部及绝缘部；/n存储单元阵列，设置在所述半导体基板的第1区域；/n第1晶体管，设置在所述半导体基板的第2区域；/n第2晶体管，设置在所述半导体基板的第3区域；及/n绝缘性的积层膜，覆盖所述半导体基板的表面、所述第1晶体管及所述第2晶体管；/n所述第1晶体管及所述第2晶体管具有：/n第1半导体层，包含所述半导体基板的一部分；/n栅极电极，与所述第1半导体层对向；及/n栅极绝缘膜，设置在所述第1半导体层及所述栅极电极之间；/n所述第2晶体管的栅极电极中的硼(B)的浓度大于所述第1晶体管的栅极电极中的硼的浓度，/n所述绝缘性的积层膜具备：/n第1绝缘膜，与所述半导体基板的表面相接；及/n第2绝缘膜，与所述第1绝缘膜相接，且氢(H)的扩散系数比所述第1绝缘膜小；/n所述第2绝缘膜具备与所述半导体基板的半导体部相接的第1部分，所述第1部分沿着所述第3区域的外缘延伸且包围所述第3区域。/n

【技术特征摘要】
20180827 JP 2018-1587131.一种半导体存储装置，具备：
半导体基板，在表面设置着半导体部及绝缘部；
存储单元阵列，设置在所述半导体基板的第1区域；
第1晶体管，设置在所述半导体基板的第2区域；
第2晶体管，设置在所述半导体基板的第3区域；及
绝缘性的积层膜，覆盖所述半导体基板的表面、所述第1晶体管及所述第2晶体管；
所述第1晶体管及所述第2晶体管具有：
第1半导体层，包含所述半导体基板的一部分；
栅极电极，与所述第1半导体层对向；及
栅极绝缘膜，设置在所述第1半导体层及所述栅极电极之间；
所述第2晶体管的栅极电极中的硼(B)的浓度大于所述第1晶体管的栅极电极中的硼的浓度，
所述绝缘性的积层膜具备：
第1绝缘膜，与所述半导体基板的表面相接；及
第2绝缘膜，与所述第1绝缘膜相接，且氢(H)的扩散系数比所述第1绝缘膜小；
所述第2绝缘膜具备与所述半导体基板的半导体部相接的第1部分，所述第1部分沿着所述第3区域的外缘延伸且包围所述第3区域。


2.根据权利要求1所述的半导体存储装置，其中
所述第1绝缘膜包含硅(Si)及氧(O)，
所述第2绝缘膜包含硅及氮(N)。


3.根据权利要求1所述的半导体存储装置，其中
所述存储单元阵列设置在所述半导体基板的上方，
所述半导体存储装置还具备在所述第1区域中设置在所述存储单元阵列的下方的另一个晶体管。


4.根据权利要求3所述的半导体存储装置，具备：
第1触点，连接于所述存储单元阵列及所述另一个晶体管；及
第3绝缘膜，设置在所述存储单元阵列及所述另一个晶体管之间；
所述存储单元阵列具备：
多个第1导电层，积层在与所述半导体基板的表面交叉的第1方向；
第2半导体层，在所述第1方向延伸，且贯通所述多个第1导电层；
电荷累积部，设置在所述第1导电层及所述第2半导体层之间；及
第2触点，在所述第1方向延伸，且贯通所述第3绝缘膜而连接于所述第1触点。


5.根据权利要求1所述的半导体存储装置，其具备多个形成着所述第2晶体管的所述第3区域，
所述第2绝缘膜具备多个所述第1部分，
所述多个第3区域的外缘分别由所述多个第2绝缘膜的第1部分包围。


6.根据权利要求1所述的半导体存储装置，其具备设置在所述半导体基板的第4区域的第3晶体管，
所述第3晶体管具备：
第1半导体层，包含所述半导体基板的一部分；
栅极电极，与所述第1半导体层对向；及
栅极绝缘膜，设置在所述第1半导体层及所述栅极电极之间；
所述第2晶体管的栅极绝缘膜的膜厚小于所述第3晶体管的栅极绝缘膜的膜厚。


7.根据权利要求6所述的半导体存储装置，其中
所述第2晶体管的栅极绝缘膜的膜厚小于5nm，
所述第3晶体管的栅极绝缘膜的膜厚大于5nm。


8.一种半导体存储装置，具备：
半导体基板，在表面设置着半导体部及绝缘部；
存储单元阵列，设置在所述半导体基板的第1区域；
晶体管，设置在所述半导体基板的第2区域；及
绝缘性的积层膜，覆盖所述半导体基板的表面及所述晶体管；
所述晶体管具备：
第1半导体层，包含所述半导体基板的一部分；
栅极电极，与所述第1半导体层对向；及
栅极绝缘膜，设置在所述第1半导体层及所述栅极电极之间；
所述绝缘性的积层膜具备：
第1绝缘膜，与所述半导体基板的表面相接；及
第2绝缘膜，与所述第1绝缘膜相接，且氢(H)的扩散系数比所述第1绝缘膜小；
所述第2绝缘膜具...

【专利技术属性】
技术研发人员：古川哲也，筱智彰，野口充宏，渡边伸一，西田征男，田中启安，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP