半导体存储装置及其制造方法制造方法及图纸

实施方式提供一种能够抑制在槽的底部产生析出物的半导体存储装置及其制造方法。本实施方式的半导体存储装置具备衬底。在衬底上，设置着将第1导电层与第1绝缘层在第1方向上交替积层而成的积层体。柱状部在积层体内沿第1方向延伸且具有存储膜。绝缘部件在与积层体内的柱状部不同的位置沿第1方向延伸。含磷绝缘物设置在积层体及绝缘部件的下方。

Semiconductor storage device and its manufacturing method

【技术实现步骤摘要】
半导体存储装置及其制造方法[相关申请]本申请享有以日本专利申请2018-154947号(申请日：2018年8月21日)作为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。
本实施方式涉及一种半导体存储装置及其制造方法。
技术介绍
在如NAND(NotAND，与非)型闪速存储器般具有将绝缘膜与导电膜交替积层而成的立体型存储单元阵列的非易失性存储器的制造方法中，已知将绝缘膜与牺牲膜积层，且经由贯通该积层膜的狭缝将牺牲膜替换(replace)为导电膜的步骤。
技术实现思路
实施方式提供一种使可靠性进一步提高的半导体存储装置及其制造方法。本实施方式的半导体存储装置具备衬底。在衬底上，设置着将第1导电层与第1绝缘层在第1方向上交替积层而成的积层体。柱状部在积层体内沿第1方向延伸且具有存储膜。绝缘部件在与积层体内的柱状部不同的位置沿第1方向延伸。含磷绝缘物设置在积层体及绝缘部件的下方。附图说明图1是表示第1实施方式的半导体存储装置的构成的一例的剖视图。图2是表示柱状部及存储单元的构成例的剖视图。图3(A)～(C)及图4(A)～(C)是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图。图5是表示第2实施方式的半导体存储装置的构成的一例的剖视图。图6是表示第3实施方式的半导体存储装置的构成的一例的剖视图。图7是表示第4实施方式的半导体存储装置的构成的一例的剖视图。图8是表示第5实施方式的半导体存储装置的构成的一例的俯视图。图9是沿着图8的9-9线的剖视图。图10是表示第5实施方式的牺牲层的蚀刻步骤的状况的剖视图。图11是表示第6实施方式的半导体存储装置的构成例的俯视图。图12是沿着图11的12-12线的剖视图。图13是表示第5实施方式的变化例1的半导体存储装置的构成例的俯视图。图14是表示第5实施方式的变化例2的半导体存储装置的构成例的俯视图。图15是表示第6实施方式的变化例3的半导体存储装置的构成例的俯视图。图16是表示第6实施方式的变化例4的半导体存储装置的构成例的俯视图。具体实施方式以下，参考附图对本专利技术的实施方式进行说明。本实施方式并非限定本专利技术。在以下的实施方式中，半导体衬底的上下方向表示将供设置半导体元件的面作为上的情况的相对方向，有与顺应重力加速度的上下方向不同的情况。附图是示意图或概念图，各部分的比率等并非必须与实际情况相同。在说明书与附图中，关于已出示的附图，对于与所述要素相同的要素标注相同的符号并适当省略详细的说明。(第1实施方式)图1是表示第1实施方式的半导体存储装置1的构成的一例的剖视图。半导体存储装置1例如也可以是NAND型闪速存储器等半导体存储器。半导体存储装置1的存储单元阵列MCA例如也可以是将存储单元三维配置而成的立体型存储单元阵列。此外，在图1中，为了容易观察附图，将存储单元阵列MCA简化而图示，另外，在以下的实施方式中例示硅作为半导体，但也可使用除硅以外的半导体。另外，为了方便说明，导入XYZ正交坐标系。在此坐标系中，将相对于衬底10的表面平行的方向且相互正交的两个方向设为X方向及Y方向，将相对于X及Y方向正交的方向设为Z方向。作为导电层的字线WL沿Z方向积层。半导体存储装置1具备半导体衬底10、电路元件20、层间绝缘膜30、存储单元阵列MCA、狭缝40及狭缝50。半导体衬底10并未特别限定，例如为硅衬底。在半导体衬底10的表面，适当形成着阱构造。电路元件20设置在半导体衬底10的表面上，例如是由晶体管构成的CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)电路。CMOS电路例如是控制存储单元阵列MCA的控制电路。如图1所示，电路元件20设置在存储单元阵列MCA的下方。此外，图1中，将电路元件20简化作为层而图示。层间绝缘膜30设置在半导体衬底10的表面上，例如被覆电路元件20。对于层间绝缘膜30，例如使用氧化硅膜等绝缘膜。此外，在图1中，以在电路元件20上形成层间绝缘膜20及积层体30的方式示出，但电路元件20也可设置在半导体衬底10上、且未形成积层体的区域。在层间绝缘膜30上，设置着存储单元阵列MCA。存储单元阵列MCA具有将作为第1导电层的字线WL与作为第1绝缘层的绝缘层25交替积层而成的积层体ST。在积层体ST的内部，在内存空洞MH内设置着在积层方向(Z方向)上贯通积层体ST的柱状部SP。柱状部SP及积层体ST构成NAND串NS。NAND串NS具有将位于柱状部SP与字线WL之间的存储单元MC通过柱状部SP在Z方向串联连接的构造。在NAND串NS的Z方向的两端，设置着选择栅极(未图示)。柱状部SP及存储单元MC的更详细的构成将在下文参考图2进行说明。以下，也有将存储单元阵列MCA称为积层体ST的情况。在积层体ST与层间绝缘膜30之间隔着绝缘层设置着源极线SL。源极线SL与柱状部SP电连接。狭缝40在积层体ST内以沿Z方向延伸的方式设置，且其内部由作为第2绝缘层的氧化硅膜42填充。另外，狭缝40也沿Y方向延伸，但贯通源极线SL的狭缝40局部设置在Y方向，源极线SL并未完全分断。在狭缝40及积层体ST的下方的层间绝缘膜30上，设置着狭缝50。在狭缝50的内壁面设置着含有磷(P)与硅(Si)的化合物(以下，称为含磷绝缘物或含磷二氧化硅)52，其中心部与狭缝40同样地由氧化硅膜42填充。此外，在狭缝50的中心部，也可存在被氧化硅膜42包围的缝或空隙B。含磷绝缘物52在层间绝缘膜30内，从狭缝40朝±X方向延伸，且一直设置到柱状部SP的下方。狭缝50相比于狭缝40在X方向的宽度更宽。狭缝50的Y方向的大小并未特别限定，可与狭缝40相同程度。含磷绝缘物52例如为含有磷的硅氧化物(二氧化硅)。此外，在狭缝40的内表面，也以一定程度附着有含磷绝缘物52，但图1及图4(C)中省略其图示。另外，在图1中，含磷绝缘物52以覆盖狭缝50的内壁整体的方式而图示，但也可局部存在。图2是表示柱状部SP及存储单元MC的构成例的剖视图。在内存空洞MH内设置着绝缘体(例如，氧化硅)118。在绝缘体118与字线WL之间，从字线WL侧依次设置着阻挡绝缘膜114、电荷累积膜115、隧穿绝缘膜116以及导电膜(例如硅)117。阻挡绝缘膜114与字线WL接触，隧穿绝缘膜116与导电膜117接触，且在阻挡绝缘膜114与隧穿绝缘膜116之间设置着电荷累积膜115。导电膜117作为信道发挥功能，字线WL作为控制栅极发挥功能，电荷累积膜115作为将从导电膜117注入的电荷累积的数据存储层发挥功能。也就是说，在导电膜117与各字线WL的交叉部分，形成着由控制栅极将信道周围包围而成的构造的存储单元MC。本实施方式的半导体存储装置1是非易失性半导体存储装置，能够电性地自由进行数据的本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，具备：/n衬底；/n积层体，设置在所述衬底上，将第1导电层与第1绝缘层在第1方向上交替积层而成；/n柱状部，在所述积层体内沿所述第1方向延伸且具有存储膜；/n绝缘部件，在与所述积层体内的所述柱状部不同的位置沿所述第1方向延伸；以及/n含磷绝缘物，设置在所述积层体及所述绝缘部件的下方。/n

【技术特征摘要】
20180821 JP 2018-1549471.一种半导体存储装置，具备：
衬底；
积层体，设置在所述衬底上，将第1导电层与第1绝缘层在第1方向上交替积层而成；
柱状部，在所述积层体内沿所述第1方向延伸且具有存储膜；
绝缘部件，在与所述积层体内的所述柱状部不同的位置沿所述第1方向延伸；以及
含磷绝缘物，设置在所述积层体及所述绝缘部件的下方。


2.根据权利要求1所述的半导体存储装置，其中
所述含磷绝缘物在形成在所述衬底或所述衬底与所述积层体之间的层间绝缘层内，以层状或线状设置在所述第1方向的某高度。


3.根据权利要求1或2所述的半导体存储装置，其中所述含磷绝缘物是含有磷的硅氧化物。


4.根据权利要求1或2所述的半导体存储装置，其中
所述含磷绝缘物具备：第1绝缘物区域，在所述积层体的下...

【专利技术属性】
技术研发人员：吉水康人，杉田智彦，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本;JP