半导体器件及其制备方法技术

本发明专利技术提供一种半导体器件及其制备方法，其半导体衬底中形成有沿第二方向延伸的第二沟槽，且第二沟槽两侧交错排布有U型鳍片，所述U型鳍片中具有沿第一方向延伸的第一沟槽，第一源/漏区形成在所述U型鳍片的竖直鳍片部的顶端部中，第二源/漏区形成在所述U型鳍片的水平鳍片部中，栅极环绕在所述竖直鳍片部上，埋入式导线填充在所述第二沟槽中，由此使得所述U型鳍片中的两个第一源/漏区分、两个栅极以及一个第二源/漏区形成了两个环栅晶体管，有利于增加栅极对沟道的控制力，克服短沟道效应，进而有利于更小的特征尺寸和更高的集成度；且由于第二沟槽两侧的U型鳍片交错排布，能改善相邻的第二源/漏区之间的耦合效应，提高器件性能。

Semiconductor device and its preparation

【技术实现步骤摘要】
半导体器件及其制备方法
本专利技术涉及集成电路制造
，尤其涉及一种半导体器件及其制备方法。
技术介绍
在半导体尤其是存储器领域，增大器件集成度的方法包括减小器件特征尺寸和改善单元结构。但是随着特征尺寸的减小，小尺寸晶体管会产生严重的短沟道效应；故通过改善存储单元结构，在相同特征尺寸条件下减小存储单元所占面积是增大器件集成度的另一条有效途径。具有埋入式位线的垂直栅极围绕晶体管(Verticalsurroundinggatetransistor,SGT)，其使用增大的隔离规则以大幅降低浅沟槽隔离制造的困难性，其工艺包括冗长的埋入式位线的工艺步骤、旋转涂布介电层(SOD)的工艺步骤、金属及N型掺杂多晶硅定义晶体管栅极长度的工艺步骤，工艺繁复，导致存储器阵列的阈值电压的稳定性却也随之明显降低，并且在垂直尺寸的限制下，以较长的沟道长度来减少阈值电压(Vth)的改变也无法实施。此外，正因为半导体元件的尺寸不断微型化，造成动态随机存取存储器(DRAM)的存储单元彼此的间距也更为紧密，这往往会导致非常强的有源区和有源区之间的耦合效应，这会本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，包括：/n半导体衬底，所述半导体衬底具有沿第一方向延伸的隔离沟槽和沿第二方向延伸的第二沟槽，所述第二沟槽在第一方向上排列的两侧各设置有至少一个U型鳍片，各所述U型鳍片在所述第二沟槽在第一方向上的两侧交错排布，各所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述水平鳍片部中形成有第二源/漏区，所述竖直鳍片部的顶端部中分别形成有第一源/漏区；所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述第一沟槽、隔离沟槽分别和所述第二沟槽在所述第二沟槽的侧壁上连通；以及，/n栅极，环绕在所述竖直鳍片部的侧壁上。...

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：
半导体衬底，所述半导体衬底具有沿第一方向延伸的隔离沟槽和沿第二方向延伸的第二沟槽，所述第二沟槽在第一方向上排列的两侧各设置有至少一个U型鳍片，各所述U型鳍片在所述第二沟槽在第一方向上的两侧交错排布，各所述U型鳍片具有沿第二方向延伸的水平鳍片部以及竖直设置在所述水平鳍片部的两端上的竖直鳍片部，所述水平鳍片部中形成有第二源/漏区，所述竖直鳍片部的顶端部中分别形成有第一源/漏区；所述U型鳍片的两个所述竖直鳍片部之间界定出沿第一方向延伸的第一沟槽，所述第一沟槽、隔离沟槽分别和所述第二沟槽在所述第二沟槽的侧壁上连通；以及，
栅极，环绕在所述竖直鳍片部的侧壁上。


2.如权利要求1所述的半导体器件，其特征在于，所述半导体衬底中还具有与所述第二源/漏区的导电类型相反的隔离区，所述隔离区沿所述第二方向延伸至整个所述U型鳍片底部且所述隔离区在所述第一沟槽底部延伸的部分位于所述第二源/漏区的下方，所述隔离区在所述第一沟槽两侧延伸的部分与所述第二源/漏区在高度上至少部分空间重叠。


3.如权利要求1所述的半导体器件，其特征在于，还包括栅介质层和栅极隔离层，所述栅介质层位于所述栅极和所述U型鳍片之间，所述栅极隔离层填满所述栅极上方的第一沟槽和所述隔离沟槽，以将所述栅极掩埋在内。


4.如权利要求1所述的半导体器件，其特征在于，还包括埋入式导线，掩埋在所述第二沟槽中并沿着第二方向延伸，所述埋入式导线和所述第二沟槽一侧的U型鳍片中的第二源/漏区电连接。


5.如权利要求4所述的半导体器件，其特征在于，所述的半导体器件还包括导电接触结构，形成在所述第二沟槽中，并设置在所述埋入式导线和相应的所述第二源/漏区之间，所述导电接触结构的一侧壁与所述第二源/漏区的侧壁表面接触，所述导电接触结构的另一侧壁与所述埋入式导线的侧壁表面接触，所述导电接触结构的底表面与所述第二沟槽底部的半导体衬底表面绝缘隔离。


6.如权利要求4或5所述的半导体器件，其特征在于，还包括第一介质层，所述第一介质层填充在所述第二沟槽的底部以及所述隔离沟槽的底部上，所述埋入式导线位于所述第一介质层填充于所述第二沟槽的部分上。


7.如权利要求6所述的半导体器件，其特征在于，还包括第二介质层，所述第二介质层填充在所述第一介质层上方的所述第二沟槽、所述第一沟槽和所述隔离沟槽中，以将所述埋入式导线掩埋在内，且使得所述栅极分别和所述第二源/漏区、所述埋入式导线以及相邻的所述U型鳍片隔离。


8.如权利要求1至5以及7中任一项所述的半导体器件，其特征在于，所述半导体器件为存储器，包括沿所述第一方向和所述第二方向呈阵列排列的多个所述U型鳍片，其中，所述多个U型鳍片中沿所述第一方向对齐排布在同一直线上的所述竖直鳍片部上的所述栅极对齐设置并相互电性连接，以构成沿着所述第一方向延伸的字线；以及，沿所述第二方向对齐排布在同一直线上的多个所述U型鳍片中的所述第二源/漏区连接至同一所述埋入式导线，所述埋入式导线构成所述存储器的位线。


9.一种半导体器件的制备方法，其特征在于，包括...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34