用于满足控制信号的建立时间和保持时间的电路制造技术

一种电路(300)包含串联耦合的延迟缓冲器(110a，110b)和逻辑门(310a，310b)。每个逻辑门(310a，310b)包含第一输入(330)和第二输入(332)。每个逻辑门(310a，310b)的所述第一输入(332)耦合到所述延迟缓冲器(110a，110b)中的对应一个延迟缓冲器。所述电路(300)还包含多个触发器(320a，320b)。每个触发器(320a，320b)包含数据输入和数据输出。所述数据输入耦合到所述逻辑门(310a，310b)中的对应一个逻辑门的输出(334)，并且所述数据输出耦合到对应逻辑门(310a，310b)之一的所述第二输入(332)。

Circuit to meet the setting time and holding time of control signal

【技术实现步骤摘要】
【国外来华专利技术】用于满足控制信号的建立时间和保持时间的电路
技术介绍
触发器和其它类型的计时同步组件的输出响应于时钟的有效沿(activeedge)而改变状态。相对于时钟沿的建立时间和保持时间的符合性允许触发器的输出正确地改变状态。建立时间是在时钟的有效沿之前输入数据信号必须处于其正确逻辑电平的时间量。保持时间是在时钟的有效沿之后输入数据必须保持处于其正确逻辑电平的时间量。在给定的时钟信号周期内，输入数据必须在建立时间和保持时间两者期间保持稳定，并且因此输入数据仅可以在建立时间段和保持时间段之外的时钟信号部分期间改变状态。随着时钟频率增加并且因此每个时钟信号的周期减小，建立时间和保持时间表示时钟周期的更大部分，这意味着每个时钟周期中允许输入数据改变状态而不违反建立定时要求和保持定时要求的可用时间更少。
技术实现思路
在一个实例中，一种电路包含多个串联耦合的延迟缓冲器和多个逻辑门。每个逻辑门包含第一输入和第二输入。每个逻辑门的所述第一输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器。所述电路还包含多个触发器。每个触发器包含数据输入和数据输出。所述数据输入耦合到所述逻辑门中的对应一个逻辑门的输出，并且所述数据输出耦合到对应逻辑门之一的所述第二输入。在另一个实例中，一种电路包含多个串联耦合的延迟缓冲器和多个逻辑门。每个逻辑门包含第一输入和第二输入。每个逻辑门的所述第一输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器。所述电路还包含第一多个触发器和第二多个触发器。所述第一多个触发器中的每个触发器包含第一数据输入和第一数据输出。所述第一数据输入耦合到所述逻辑门中的对应一个逻辑门的输出，并且所述第一数据输出耦合到对应逻辑门之一的所述第二输入。所述第二多个触发器中的每个触发器包含第二数据输入和第二数据输出。所述第二数据输入耦合到所述多个逻辑门中的对应一个逻辑门的所述第一输入。在又另一个实例中，一种集成电路(IC)包含延迟评估电路，所述延迟评估电路被耦合以接收时钟和控制信号并且生成多个位，所述位指示针对所述时钟与所述控制信号之间的可变延迟量的建立定时裕度和保持定时裕度。第一寄存器存储来自所述延迟评估电路的所述多个位。第二寄存器可以被编程为存储可编程延迟值。多路复用器耦合到所述延迟评估电路和所述第二寄存器。所述多路复用器从所述延迟评估电路接收多个经延迟控制信号并且响应于来自所述第二寄存器的选择信号而选择所述多个经延迟控制信号之一。附图说明图1显示了用于评估标记为SYSREF的控制信号与时钟信号之间的适当延迟的电路的实例。图2显示了由图1的示例电路产生的可以从中确定适当延迟的数据。图3显示了用于评估控制信号与时钟信号之间的适当延迟的电路的另一个实例。图4显示了由图3的示例电路产生的可以从中确定适当延迟的数据。图5显示了用于评估控制信号与时钟信号之间的适当延迟的电路的另一个实例。图6显示了由图5的示例电路产生的可以从中确定适当延迟的数据。图7显示了使用图1、3和5的示例电路中的任何示例电路的系统。具体实施方式本文描述的电路针对引入到输入信号中的不同程度的延迟提供输入信号相对于时钟沿的成功或不成功锁存的指示。基于输出指示，可以确定输入信号相对于时钟的延迟量的适当值。所描述的电路允许对含有所述指示的寄存器进行单次读取，可以根据所述读取确定适当的延迟值。图1显示了延迟评估电路100的一个实例。延迟评估电路包含多个串联耦合的延迟缓冲器110a、110b、110c、110d、110e等。尽管此实例中显示了五个延迟缓冲器110a-110e(统称为延迟缓冲器110)，但是可以包含任意数量的延迟缓冲器。延迟评估电路还包含多个触发器120a、120b、120c、120d、120e等。在此实例中，每个触发器120a-120e(统称为触发器120)为D触发器，并且可以使用多于或少于五个触发器。延迟评估电路100通常针对每个对应的延迟缓冲器110包含一个触发器120a-120e。每个延迟缓冲器110在其输入与输出之间引入固定量的时间延迟。控制信号提供到第一延迟缓冲器110a的输入。延迟缓冲器可以是以某个延迟传递信号的任何无源或有源元件。例如，缓冲器可以用作延迟缓冲器，其中所述缓冲器可以为非反相的基于互补金属氧化物半导体(CMOS)的电路、电流模式逻辑(CML)装置等。所述缓冲器可以包括n型金属氧化物半导体(NMOS)/p型金属氧化物半导体(PMOS)反相器的两个级，并且可以包含补偿，使得所述缓冲器的延迟不会随温度或电源的变化而变化。在某些情况下，延迟缓冲器具有静态延迟，而在其它情况下，延迟缓冲器可以具有可配置的延迟。在此实例中，控制信号为用于根据JESD204B标准使系统中的多个芯片同步的系统参考(SYSREF)信号。在其它实例中，控制信号可以是除了SYSREF之外的信号。SYSREF提供到延迟缓冲器110a，所述延迟缓冲器在其输出上产生SYSREF的经延迟版本。来自延迟缓冲器110a的经延迟SYSREF提供到延迟缓冲器串联链中的下一个延迟缓冲器110b的输入，并且延迟缓冲器110b向SYSREF添加另外的延迟。因此，延迟缓冲器110的输出为SYSREF提供不同程度的时间延迟。在此实例中，每个触发器120包含数据输入(D)和输出(Q)。每个触发器120的时钟输入接收时钟信号(CLK)。在CLK的有效沿(在所描述的实例中假设为上升沿)时，每个触发器120将存在于其D输入上的逻辑值锁存到其Q输出上。图2显示了SYSREF相对于CLK的不同经延迟版本(称为“经延迟SYSREF”)的定时图的实例。显示了CLK的两个上升沿201和211以及11个不同的经延迟SYSREF。图2所示的整数延迟值1到11是指10个菊花链式连接的延迟缓冲器110的输出。在此实例中，延迟值1表示作为触发器120a的D输入的尚未通过图1中显示的任何延迟缓冲器的SYSREF。附图标记220表示延迟量最小的SYSREF(例如，未通过任何延迟缓冲器110的SYSREF)，而附图标记225表示延迟量最大的SYSREF(例如，来自延迟缓冲器110串联链中的最后一个延迟缓冲器110的经延迟SYSREF)。在此实例中，SYSREF最初为低(L)电平并且被断言为高(H)电平，以根据JESD204B开始同步过程。由于存在各种延迟缓冲器110，所以SYSREF的上升沿跨所述各种延迟缓冲器在不同时间点处出现。图2还显示了相对于每个时钟沿201、211的建立时间204和保持时间206。相对于时钟沿201，延迟量最小(延迟值1和2)的SYSREF在建立时间和保持时间期间稳定为高，并且因此与那些延迟缓冲器110a和110b相对应的触发器120a和120b将在其输出上锁存高(H)，如图所示。接下来的两个经延迟SYSREF(对应于延迟值3和4)具有在建立时间或保持时间期间出现的上升沿并且因此违反相对于时钟沿201的建立定时裕度和保持定时裕度。如果建立定时裕度或保持定时裕度违反足够大，则与那些特定延迟缓冲器相对应的触发器120在其输出上锁存低(本文档来自技高网...

【技术保护点】
1.一种电路，其包括：/n多个串联耦合的延迟缓冲器；/n多个逻辑门，每个逻辑门包含第一输入和第二输入，每个逻辑门的所述第一输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器；以及/n多个触发器，每个触发器包含数据输入和数据输出，所述数据输入耦合到所述逻辑门中的对应一个逻辑门的输出，并且所述数据输出耦合到对应逻辑门之一的所述第二输入。/n

【技术特征摘要】
【国外来华专利技术】20170413 US 62/485,315;20180322 US 15/933,0211.一种电路，其包括：
多个串联耦合的延迟缓冲器；
多个逻辑门，每个逻辑门包含第一输入和第二输入，每个逻辑门的所述第一输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器；以及
多个触发器，每个触发器包含数据输入和数据输出，所述数据输入耦合到所述逻辑门中的对应一个逻辑门的输出，并且所述数据输出耦合到对应逻辑门之一的所述第二输入。


2.根据权利要求1所述的电路，其中所述多个逻辑门中的每个逻辑门包含异或门。


3.根据权利要求1所述的电路，其中所述多个触发器中的每个触发器为D触发器。


4.根据权利要求1所述的电路，其中所述多个翻转中的每个翻转包含时钟输入，所述时钟输入被耦合以接收公共时钟。


5.根据权利要求1所述的电路，其中所述多个逻辑门是第一多个逻辑门，并且所述电路进一步包含第二多个逻辑门，所述第二多个逻辑门中的每个逻辑门包含第三输入和第四输入，所述第二多个逻辑门中的每个逻辑门的所述第三输入耦合到对应触发器的所述数据输入和所述第一多个逻辑门中的对应一个逻辑门的输出，并且所述第四输入耦合到所述多个触发器中的另一个触发器的所述数据输入。


6.根据权利要求5所述的电路，其中
所述第一多个逻辑门中的每个逻辑门为异或门；
所述第二多个逻辑门中的每个逻辑门为异或门；并且
所述多个触发器中的每个触发器为D触发器。


7.根据权利要求5所述的电路，其中所述多个触发器为第一多个触发器，并且其中所述电路进一步包括：
第二多个触发器，所述第二多个触发器中的每个触发器包含数据输入和数据输出，所述第二多个触发器中的每个触发器的所述数据输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器并且耦合到所述第一多个逻辑门之一的所述第一输入；以及
多路复用器，所述多路复用器包含多个输入，其中每个多路复用器输入耦合到所述第二多个触发器中的每个触发器的对应数据输出。


8.根据权利要求7所述的电路，其进一步包括：
第一寄存器，所述第一寄存器用于存储来自所述第二多个逻辑门中的每个逻辑门的输出位；以及
第二寄存器，所述第二寄存器被耦合以接收经编程值；
来源于所述第二寄存器的经编程值的控制信号，所述控制信号用于控制所述多路复用器选择所述多路复用器的输入之一上的信号作为所述多路复用器的输出。


9.根据权利要求1所述的电路，其中所述多个延迟缓冲器包含至少五个延迟缓冲器。


10.一种电路，其包括：
多个串联耦合的延迟缓冲器；
多个逻辑门，每个逻辑门包含第一输入和第二输入，每个逻辑门的所述第一输入耦合到所述延迟缓冲器中的对应一个延迟缓冲器；
第一多个触发器，所述第一多个触发器中的每个触发器包含第一数据输入和第一数据输出，所述第一数据输入耦合到所述逻辑门中的对应一个逻辑门的输出，并且所述第一数据输出耦合到对应逻辑门之一的所述第二输入；以及
第二多个触发器，所述...

【专利技术属性】
技术研发人员：R·C·塔夫脱，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：美国;US