一种CMOS标准单元抗辐照加固电路制造技术

本发明专利技术公开了一种对于CMOS标准单元的抗辐照加固电路，该电路包括实现逻辑功能的上拉网络(PUN)和下拉网络(PDN)、两个p型沟道场效应晶体管P1、P2、两个n型沟道场效应管N1、N2。图1显示了一个通用的N个输入的逻辑门单元，它的所有输入同时分配到上拉和下拉网络。P1的栅极接低电平，N1的栅极接高电平。P2栅极接输出端口，源极与P1源极相连，漏极接低电平，N2栅极接输出端口，漏极接高电平，源极与N1的漏极相连。利用本发明专利技术，对标准单元的敏感节点进行抗辐照加固，在面积开销不大的前提下，明显提高了标准单元的抗单粒子翻转的效果。

A radiation hardened CMOS standard cell circuit

【技术实现步骤摘要】
一种CMOS标准单元抗辐照加固电路
本专利技术涉及CMOS标准单元库的抗单粒子翻转加固

技术介绍
空间辐射环境指大气层内以及宇宙空间中存在的各种各样宇宙射线与太阳活动所造成的复杂辐射环境，主要包括范艾伦(VanAllen)辐射带、宇宙射线与太阳辐射。当半导体器件受到来自空间环境中的高能粒子轰击时，高能粒子会与半导体材料相互作用电离产生电子-空穴对，从而器件或电路会产生不同的响应，其结果造成失效或故障。单粒子效应，简单来说是一定能量的单个粒子射入半导体器件以后产生的即时效应。当半导体器件的灵敏区受到外界单个高能粒子轰击时，会在其运动轨迹上电离产生电子-空穴对，这些电离出来的电荷一旦被半导体器件电极收集，将会导致半导体器件原逻辑电平的翻转或者器件的永久性损坏。换言之，若发生单粒子效应必将引起瞬时扰动，可能引发存储单元的翻转、器件的闩锁，甚至于引发器件栅氧的击穿、电路的烧毁等。单粒子效应又细分为单粒子翻转(SEU)、单粒子瞬态(SET),单粒子扰动(CSED)、单粒子栅穿(CSEGR)和单粒子烧毁(CSEB)等。在硅CMOS集成电路中，当MOS管处于关断状态时其漏结为反偏状态，因此在该耗尽层中存在着较强的内部空间电场，很容易收集电荷，我们称之为敏感区。因为在入射粒子的运行路径上电离出大量的电子-空穴对导致与导体类似，所以耗尽层中的电场发生扭曲，运行轨迹延长到耗尽层下方数um处，呈现一个漏斗状，故称之为漏斗效应。由于漏斗效应在空间上增大了电荷的收集深度，因此与耗尽层中电离出的电荷相比，电荷收集总量至少要高出一个数量级。而且在大电场的作用下，粒子相互碰撞还可能引起雪崩效应，电离出更多电荷。在入射节点，电荷的定向运输和收集形成的单流，即单粒子电流。也就是指在敏感节点发生单粒子效应时所产生的光电流，这就是辐射效应所产生的电路响应。因此我们通过分析电路的电流响应来分析电路的单粒子效应过程。
技术实现思路
本文专利技术了一种抗单粒子效应的CMOS标准单元加固方法，其显著特征是在CMOS标准单元电路的基础上只增加四个场效应晶体管，没有太大面积开销，能达到较好的抗单粒子翻转的效果。本专利技术采用的技术方案：一种CMOS标准单元抗辐照加固电路，该电路包括电路输入端口、电路输出端口、一对静态互补逻辑PUN和PDN、两个p型沟道场效应晶体管P1，P2、两个n型沟道场效应晶体管N1,N2。上述方案中，上拉网络PUN接高电平，下拉网络PDN接低电平。输入端口同时分配到上拉网络PUN和下拉网络PDN。P1管栅极接低电平，P1管源极连接PUN网络，P1管漏极与输出端口连接；N1管栅极接高电平，N1管漏极与输出端口连接，N1管源极与PDN网络连接。P2管栅极与输出端口连接，P2管漏极与低电平连接，P2管源极与P1管源极连接；N2管栅极与输出端口连接，N2管源极与N1管源极连接，N2管漏极连接高电平。本专利技术的主要优点：利用本专利技术可以在不改变工艺的前提下，对CMOS标准单元进行抗单粒子效应加固，大幅度的提高CMOS标准单元敏感节点的抗单粒子翻转的能力，并且具有较小的面积开销。附图说明图1为一种CMOS标准单元抗辐照加固电路结构图2为经过加固的CMOS二输入与非门电路结构图3为未加固的CMOS二输入与非门电路结构图4为经过加固的CMOS二输入与非门仿真电路结构图5为未加固的CMOS二输入与非门仿真电路结构图6为经过加固和未加固的CMOS二输入与非门仿真结果具体实施方式为使本专利技术的技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本专利技术进一步详细说明。图1为本专利技术用于说明CMOS标准单元加固电路的示意图，包括PUN网络、PDN网络、p型沟道场效应晶体管P1、p型沟道场效应晶体管P2、n型沟道场效应晶体管N1、n型沟道场效应晶体管N2。图2为经过加固的二输入与非门，P1管栅极接低电平，P1源极连接PUN网络，P1管漏极与输出端口连接；N1管栅极接高电平，N1管漏极与输出端口连接，N1管源极与PDN网络连接。P2管栅极与输出端口连接，P2管漏极与低电平连接，P2管源极与P1管源极连接；N2管栅极与输出端口连接，N2管源极与N1管源极连接，N2管漏极连接高电平。图3为本专利技术用于说明未采取加固措施的CMOS二输入与非门的示意图。图4为本专利技术用于说明加固CMOS二输入与非门在添加仿真激励源后的电路结构。本实施例中，在1.5ns注入粒子，产生的电流峰值为1.5mA，电流上升时间为10ps，下降时间为100ps。图5为本专利技术用于说明未加固CMOS二输入与非门在添加仿真激励源后的电路结构。在1.5ns注入粒子，产生的电流峰值为1.5mA，电流上升时间为10ps，下降时间为100ps。]图6为本专利技术用于说明未加固和加固CMOS二输入与非门的抗单粒子翻转的仿真结果。从图6看出，未加固电路的输出端在1.5ns有较大瞬态电流，最大值已经超过翻转的阈值，造成其结果发生翻转，加固电路的输出端在1.5ns有较小的瞬态电流，不能达到使电路结果发生的翻转的程度。上述实施例已经充分说明了本专利技术的必要
技术实现思路
，本领域的技术人员能够依据说明加以实施，故不再赘述其他技术细节。本文档来自技高网...

【技术保护点】
1.一种CMOS标准单元抗辐照加固电路，其特征在于，该电路包括输入端口、输出端口、一对静态互补逻辑PUN和PDN、p型沟道场效应晶体管P1、p型场效应晶体管P2、n型沟道场效应晶体管N1、n型沟道场效应晶体管N2。/n所述P1管栅极连接低电平，P1源极连接PUN网络，P1管漏极与输出端口连接；N1管栅极接高电平，N1管漏极与输出端口连接，N1管源极与PDN网络连接。所述P2管栅极与输出端口连接，P2管漏极与低电平连接，P2管源极与P1管源极连接；N2管栅极与输出端口连接，N2管源极与N1管源极连接，N2管漏极连接高电平。/n

【技术特征摘要】
1.一种CMOS标准单元抗辐照加固电路，其特征在于，该电路包括输入端口、输出端口、一对静态互补逻辑PUN和PDN、p型沟道场效应晶体管P1、p型场效应晶体管P2、n型沟道场效应晶体管N1、n型沟道场效应晶体管N2。
所述P1管栅极连接低电平，P1源极连接PUN网络，P1管漏极与输出端口连接；N1管栅极接高电平，N1管漏极与输...

【专利技术属性】
技术研发人员：张黛梦，谢小东，陈飞翔，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51