半导体存储装置及其I/O电路制造方法及图纸

一种半导体存储装置包括：SRAM存储单元，其由驱动晶体管、传输晶体管以及负载晶体管组成；I/O电路，其连接与所述存储单元连接的位线；以及工作模式控制电路，用于在恢复待机模式与正常工作模式之间切换所述I/O电路的工作模式。其中，所述I/O电路包括：写入驱动器，用于向所述位线写数据；读出放大器，用于从所述位线读数据；第一开关，插在所述位线与所述写入驱动器之间；第二开关，插在所述位线与所述读出放大器之间；预充电电路，用于对所述位线进行预充电；以及控制电路，用于根据来自所述工作模式控制电路的信号控制所述第一开关、所述第二开关以及所述预充电电路。

Semiconductor memory device and its I / O circuit

【技术实现步骤摘要】
半导体存储装置及其I/O电路本申请是申请号为201410685195.8、申请日为2014年11月24日、专利技术名称为“半导体存储装置及其I/O电路”的专利技术专利申请的分案申请。相关申请的交叉引用本申请基于2014年3月3日提交的日本专利申请第2014-040521号并主张该日本专利申请的优先权，并在此通过引用并入该日本专利申请所公布的全部内容。
本专利技术涉及半导体存储装置。
技术介绍
在作为半导体存储装置之一的SRAM(静态随机存取存储器)中，为了减少漏电流，提出了各种各样的建议。例如，提出了一种通过在SRAM恢复待机期间将存储单元的源极电位提高到高于VSS电平来减小漏电流的技术(日本未审查的专利申请公布文本第2004-206745号)。在该技术中，向所述存储单元的源极施加0.4V。另一方面，1.0V作为电源电位施加于位线。除此之外，提出了一种在恢复待机期间将位线设置为浮置状态以防止由于诸如存储单元内部节点固定到低电平之类的硬件缺陷造成的流过过多的漏电流的技术(日本未审查的专利申请公布文本第2010-198729)。在恢复待机电路的恢复待机模式下，通过将存储单元的源极电位提高到高于VSS电平来减小沟道漏电，从而减小整个模块的漏电流。在该模式下，向位线施加VDD电平的电压或比VDD低NMOS的阈值电压Vth的电压。另一方面，在最近的微制造工艺中，由于GIDL(GateInducedDrainLeakage，栅诱导漏极泄漏电流)而造成经位线流向存取晶体管的衬底的漏电流较大，并且尤其在室温下，在正常的恢复待机电路中不能充分地减小漏电流。本专利技术的专利技术人发现上述技术具有以下问题。在最近的微制造工艺中，由于GIDL(栅诱导漏极泄漏电流)而造成的经位线流向存取晶体管的衬底的漏电流是不可忽略的。尤其在室温下，与沟道漏电分量相比，GIDL分量占主要。因此，在日本未经审查的专利申请公布文本第2004-206745号公布的将存储单元的源极电位提高到高于VSS电平的恢复待机电路中，在室温下不能有效地减少漏电流。而且，如果按照日本未经审查的专利申请公布文本第2010-198729号所公布的在恢复待机期间将位线设置为浮置状态，则能减少由GIDL造成的(不仅由硬件缺陷造成的)流经位线的漏电流。然而，在日本未经审查的专利申请公布文本第2010-198729号中，存储单元的源极电位处于VSS电平，并且在高温下不能有效地减小漏电流。将位线设为浮置状态的另一个问题是增大了恢复返回时的峰值电流。如果将位线设为浮置状态，则在某些情况下由于漏电流等导致位线电位降低到VSS电平。当从恢复待机模式返回到正常工作模式时，通过预充电晶体管将位线从VSS电平充电到VDD电平。在正常工作中，对于每个MUX(Y-addressmultiplexer，Y-地址多路复用器)以及任一个正/反转(True/Bar)来说，待充电的位线的数量为一个位线对，因此一次充电的位线的数量被限定为所有位线数量/MUX/2。另一方面，当从恢复待机模式返回到正常工作模式时，可能在同一时间对所有位线进行充电。因为在正常工作期间预充电晶体管要在一个周期内将位线充电到VDD电平，所以它设计成具有相当大的尺寸。因此，如果预充电晶体管在同一时间对所有的位线进行充电，则会造成相当大的峰值电流流动，这能够引起瞬间地电压下降。图11是示意地示出在半导体存储装置的预充电期间电压下降的图。例如，电压下降能够引起附近的另外的模拟电路、逻辑电路等出现故障。而且，其能够引起可靠性缺陷，例如电迁移。
技术实现思路
根据本说明书的描述和附图，本专利技术的其它目的和新的特征将会变得清楚。根据一种实施方式，一种半导体存储装置包括SRAM存储单元、连接位线的I/O(输入/输出)电路、以及用于切换所述I/O电路的工作模式的工作模式控制电路。所述I/O电路包括写入驱动器、读出放大器、插在所述位线与所述写入驱动器之间的第一开关、插在所述位线与所述读出放大器之间的第二开关、对所述位线进行预充电的预充电电路、以及控制所述第一开关、第二开关以及所述预充电电路的控制电路。在所述恢复待机模式下，所述控制电路断开所述第一开关、第二开关以及预充电电路，并且，当从所述恢复待机模式返回所述正常工作模式时所述控制电路使所述预充电电路使用与在所述正常工作模式下相比更小的驱动力对所述位线进行预充电。一种经位线连接至存储单元的I/O电路包括：写入驱动器，用于向所述位线写数据；读出放大器，用于从所述位线读出数据；第一开关，插在所述位线与所述写入驱动器之间；第二开关，插在所述位线与所述读出放大器之间；预充电电路，用于对所述位线进行预充电；以及控制电路，用于根据所述I/O电路的工作模式(包括恢复待机模式和正常工作模式)控制所述第一开关、第二开关以及预充电电路。在所述恢复待机模式下，所述控制电路断开所述第一开关、第二开关以及预充电电路，并且，当从所述恢复待机模式返回所述正常工作模式时使所述预充电电路使用与在所述正常工作模式下相比更小的驱动力对所述位线进行预充电。根据一种实施方式，当切换半导体存储装置中的工作模式时能够减小漏电流并且能够抑制位线的预充电电流。附图说明根据以下结合附图对一些实施方式的描述，上述或其他方面、优势以及特征将更加清楚，其中：图1是示意地示出根据第一实施方式的半导体存储装置的结构的框图；图2是更为详细地示出所述根据第一实施方式的半导体存储装置的结构的电路图；图3是示出延迟电路的结构示例的图；图4是根据第一实施方式的半导体存储装置中的信号的时序图；图5是示意地示出根据第二实施方式的半导体存储装置的结构的电路图；图6是示意地示出根据第三实施方式的半导体存储装置的结构的框图；图7是示出根据第三实施方式的字线驱动器以及存储单元的电路图；图8是根据第三实施方式的半导体存储装置中的信号的时序图；图9是示意地示出根据第四实施方式的半导体存储装置的结构的电路图；图10是根据第四实施方式的半导体存储装置中的信号的时序图；图11是示意地示出在半导体存储装置的预充电期间电压下降的图。具体实施方式在下文中将根据附图对本专利技术的优选实施方式进行详细描述。需要说明的是，在对附图的描述中，相同的元件用相同的标记符号进行表示并不再赘述。第一实施方式以下对根据第一实施方式的半导体存储装置100进行描述。图1是示意地示出根据第一实施方式的半导体存储装置100的结构的框图。图2是更为详细地示出根据第一实施方式的半导体存储装置100的结构的电路图。如图1及图2所示，半导体存储装置100配置为SRAM。半导体存储装置100包括存储单元1、I/O电路2以及工作模式控制电路3。半导体存储装置100包括多个存储单元、多个字线以及多个位线对。然而，需要说明的是，由于存储单元、字线以及位线对的配置分别相同，因此，在以下实施方式中对各存储单元、字线以及位线对不加以区分。存储单元1包括N本文档来自技高网...

【技术保护点】
1.一种半导体设备中的静态随机存取存储电路，包括：/n电源线；/n多个字线；/n一对位线；/n多个存储单元，与所述多个字线以及所述一对位线连接，使得每一个存储单元与一个字线以及所述一对位线连接；/n第一电路，该第一电路包括：/n第一PMOS晶体管，具有连接在所述电源线和所述一对位线中的一个位线之间的源极-漏极路径，以及/n第二PMOS晶体管，具有连接在所述电源线和所述一对位线中的另一个位线之间的源极-漏极路径；以及/n第二电路，该第二电路包括：/n第三PMOS晶体管，具有连接在所述电源线和所述一对位线中的一个位线之间的源极-漏极路径，以及/n第四PMOS晶体管，具有连接在所述电源线和所述一对位线中的另一个位线之间的源极-漏极路径；/n其中，连接所述第一PMOS晶体管和所述第二PMOS晶体管的栅极以接收第一控制信号，/n其中，连接所述第三PMOS晶体管和所述第四PMOS晶体管的栅极以接收不同于所述第一控制信号的第二控制信号，/n其中，所述静态随机存取存储电路具有恢复待机模式和正常工作模式，/n其中，当所述静态随机存取存储电路处于所述恢复待机模式时，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管、以及所述第四PMOS晶体管分别通过所述第一控制信号和所述第二控制信号断开，以及/n其中，当所述静态随机存取存储电路从所述恢复待机模式切换到所述正常工作模式时：/n(1)通过所述第二控制信号导通所述第三PMOS晶体管和所述第四PMOS晶体管，并通过所述第一控制信号断开所述第一PMOS晶体管和所述第二PMOS晶体管，以及/n(2)然后，通过所述第一控制信号导通所述第一PMOS晶体管和所述第二PMOS晶体管，并通过所述第二控制信号断开所述第三PMOS晶体管和所述第四PMOS晶体管。/n...

【技术特征摘要】
20140303 JP 2014-0405211.一种半导体设备中的静态随机存取存储电路，包括：
电源线；
多个字线；
一对位线；
多个存储单元，与所述多个字线以及所述一对位线连接，使得每一个存储单元与一个字线以及所述一对位线连接；
第一电路，该第一电路包括：
第一PMOS晶体管，具有连接在所述电源线和所述一对位线中的一个位线之间的源极-漏极路径，以及
第二PMOS晶体管，具有连接在所述电源线和所述一对位线中的另一个位线之间的源极-漏极路径；以及
第二电路，该第二电路包括：
第三PMOS晶体管，具有连接在所述电源线和所述一对位线中的一个位线之间的源极-漏极路径，以及
第四PMOS晶体管，具有连接在所述电源线和所述一对位线中的另一个位线之间的源极-漏极路径；
其中，连接所述第一PMOS晶体管和所述第二PMOS晶体管的栅极以接收第一控制信号，
其中，连接所述第三PMOS晶体管和所述第四PMOS晶体管的栅极以接收不同于所述第一控制信号的第二控制信号，
其中，所述静态随机存取存储电路具有恢复待机模式和正常工作模式，
其中，当所述静态随机存取存储电路处于所述恢复待机模式时，所述第一PMOS晶体管、所述第二PMOS晶体管、所述第三PMOS晶体管、以及所述第四PMOS晶体管分别通过所述第一控制信号和所述第二控制信号断开，以及
其中，当所述静态随机存取存储电路从所述恢复待机模式切换到所述正常工作模式时：
(1)通过所述第二控制信号导通所述第三PMOS晶体管和所述第四PMOS晶体管，并通过所述第一控制信号断开所述第一PMOS晶体管和所述第二PMOS晶体管，以及
(2)然后，通过所述第一控制信号导通所述第一PMOS晶体管和所述第二PMOS晶体管，并通过所述第二控制信号断开所述第三PMOS晶体管和所述第四PMOS晶体管。


2.根据权利要求1所述的静态随机存取存储电路，
其中，所述第一电路还包括第五PMOS晶体管，
该第五PMOS晶体管具有：
连接在所述一对位线之间的源极-漏极路径，以及
栅极，连接该栅极以接收所述第一控制信号。


3.根据权利要求1所述的静态随机存取存储电路，其中，所述第二电路的驱动性能小于所述第一电路的驱动性能。


4.一种半导体设备中的静态随机存取存储电路，包括：
电源线：
多个字线；
多个位线对；
多个存储单元，与所述多个字线以及所述多个位线对连接，使得一个存储单元与一个字线以及一对位线连接；
多个I/O电路，与所述多个位线对分别连接，每个I/O电路包括第一预充电电路和第二预充电电路；以及
延迟电路，接收第一控制信号并输出第二控制信号；
其中，所述第一预充电电路根据所述第一控制信号连接所述电源线和一对位线；
其中，所述第二预充电电路根据所述第二控制信号连接所述电源线和所述连接的一对位线；以及
其中，所述第一预充电电路包括：
第一PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的一个位线之间的源极-漏极路径；以及
第二PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的另一个位线之间的源极-漏极路径；以及
其中，所述第二预充电电路包括：
第三PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的一个位线之间的源极-漏极路径；以及
第四PMOS晶体管，具有连接在所述电源线和所述连接的一对位线中的另一个位线之间的源极-漏极路径。


5.根据权利要求4所述的静态随机存取存储电路，
其中，所述延迟电路包括多个缓冲器，以及
其中，所述多个缓冲器中的每一个布置在所述多个I/O电路中相应的I/O电路的附近。


6.根据权利要求4所述的静态随机存取存储电路，其中每个存储单元包括：
触发器，该触发器具有：
第一存储节点，
第二存储节点，
第一CMOS反相器，具有连接到所述第一存储节点的输出和连接到所述第二存储节点的输入，以及
第二CMOS反相器，具有连接到所述第二存储节点的输出和连接到所述第一存储节点的输入，
所述第一CMOS反相器包括第一负载PMOS晶体管和第一驱动NMOS晶体管，
所述第二CMOS反相器包括第二负载PMOS晶体管和第二驱动NMOS晶体管，以及
第一传输NMOS晶体管，其具有连接在所述第一存储节点和所述位线之间的源极-漏极路径、以及连接所述多个字线中的一个字线的栅电极，
第二传输NMOS晶体管，其具有连接在所述第二存储节点和所述位线之间的源极-漏极路径、以及连接所述多个字线中的一个字线的栅电极。


7.根据权利要求6所述的静态随机存取存储电路，其中所述多个I/O电路包括：
写入驱动器，与所述连接的一对位线连接，以及
读出放大器，与所述连接的一对位线连接。


8.根据权利要求7所述的静态随机存取存储电路，
其中，所述写入驱动器通过第一开关与所述连接的一对位线连接，以及
其中，所述读出放大器通过第二开关与所述连接的一对位线连接。


9.根据权利要求7所述的静态随机存取存储电路，
其中，所述第二预充电电路的驱动性能小于所述第一预充电电路的驱动性能。


10.一种半导体设备中的静态随机存取存储电路，包括：
多个字线；
多个位线对；
多个存储单元，与所述多个字线以及所述多个位线对连接，使得一个存储单元与一个字线以及所述多个位线对中的一个位线对连接；
多个I/O电路，分别与所述多个位线对连接，每个I/O电路包含预充电电路；以及
操作控制电路，该操作控制电路通过第一电源线与预充电电路连接，该操作控制电路具有接收第一控制信号并输出第二控制信号的延迟电路，
其中，所述预充电电路包括：
第一PMOS晶体管，具有连接在所述第一电源线和所述一个位线对中的一个位线之间的源极-漏极路径，
第二PMOS晶体管，具有连接在所述第一电源线和所述一个位线对中的另一个位线之间的源极-漏极路径，以及
第三PMOS晶体管，具有连接在所述一个位线和所述另一个位线之间的源极-漏极路径，其中，所述第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管中的每一个都具有被连接以接收第三控制信号的栅极，其中，所述操作控制电路具有：
第一MOS晶体管，通过该第一MOS晶体管的源极-漏极路径与所述第一电源线和第一电压节点连接，以及
第二MOS晶体管，通过该第二MOS晶体管的源极-漏极路径与所述第一电源线和所述第一电压节点连接，以及
其中，所述第一MOS晶体管具有基于所述第一控...

【专利技术属性】
技术研发人员：石井雄一郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP