一种与堆叠纳米线或片兼容的输入输出器件及制备方法技术

本发明专利技术提供一种与堆叠纳米线或片兼容的输入输出器件的制备方法，包括，在衬底上形成由牺牲层和第一外延层组成的叠层；去除第二区域的叠层后填充第二外延层；经过刻蚀在第一区域和第二区域分别形成第一鳍部和第二鳍部；在第一鳍部和第二鳍部同时形成第一伪栅和第二伪栅及侧墙；去除第一伪栅及被第一伪栅覆盖的第一鳍部中的牺牲层，形成堆叠纳米线或片；去除第二伪栅，在堆叠纳米线或片和被第二伪栅覆盖的第二鳍部分别淀积栅介质层和金属栅层。本发明专利技术还提供一种与堆叠纳米线或片兼容的输入输出器件。解决了两根纳米线或片之间很难填入金属栅，即使部分金属栅填入，输入输出器件电学性能仍会较差的问题。

An input and output device compatible with stacked nanowires or chips and its preparation method

【技术实现步骤摘要】
一种与堆叠纳米线或片兼容的输入输出器件及制备方法
本专利技术涉及半导体领域，尤其涉及一种与堆叠纳米线或片兼容的输入输出器件及制备方法。
技术介绍
核心器件（coredevice）指芯片内部所使用的器件，数量最为庞大，为了达到节约功耗而常常会采用较低的电压，一般有1.0v，1.2v，1.5v和1.8v。与核心器件相对应的是输入输出器件（IOdevice），即芯片与外部接口交互时所使用的器件，这类器件的工作电压一般比较高，且取决于外部接口的兼容，工作电压一般为1.8v，2.5v，3.3v和5v。人们对核心器件的堆叠纳米线或片进行了大量的研究，对于与其兼容的输入输出器件的研究比较少。在现有技术中，很难直接将输入输出器件的制作工艺与核心器件的制作工艺集成，由于输入输出器件和核心器件采用相同的硅锗/硅/硅锗/硅叠层结构，采用相同的刻蚀工艺进行刻蚀，形成两个相同的叠层鳍部，然后形成伪栅及侧墙，去除叠层鳍部中的牺牲层，在两个鳍部中分别形成堆叠纳米线或片，再在核心器件区域和输入输出器件区域的堆叠纳米线或片上分别淀积栅介质层和金属栅层。由于核心器件和输入输出器件的两个叠层鳍部是相同的，而堆叠纳米线或片释放后的间距会很小，只能满足核心器件填充的需要，而位于芯片外围的输入输出器件的栅介质层厚度要求较厚，不能完全进行栅介质和金属栅的填充，即使部分金属栅填入，输入输出器件电学性能仍会较差。因此亟待开发一种与堆叠纳米线或片兼容的输入输出器件及制备方法。
技术实现思路
为了克服现有技术中，由于堆叠纳米线或片释放后的间距很小，而输入输出器件的高电压对栅介质层厚度要求较厚，导致输入输出器件的两根纳米线或片之间很难填入金属栅，即使部分金属栅填入，输入输出器件电学性能仍会较差的问题。本专利技术提供一种与堆叠纳米线或片兼容的输入输出器件的制备方法，具体包括以下步骤：提供衬底，衬底包括第一区域和第二区域，在衬底上形成交替堆叠的牺牲层和第一外延层；去除第二区域的第一外延层和牺牲层，在第二区域对应的衬底上形成第二外延层；干法各向异性刻蚀衬底、第一区域的第一外延层和牺牲层、第二区域的第二外延层，形成STI浅沟道隔离、凸出于第一区域对应的衬底的第一鳍部和凸出于第二区域对应的衬底的第二鳍部，第一鳍部和第二鳍部均沿第一方向延伸；在第一鳍部上形成沿第二方向延伸的第一伪栅，在第一伪栅的侧壁上形成侧墙，同时在第二鳍部上形成沿第二方向延伸的第二伪栅，在第二伪栅的侧壁上形成侧墙，第二方向与第一方向在衬底所在平面内正交；去除第一伪栅，在被第一伪栅覆盖的第一鳍部形成堆叠纳米线或片，在堆叠纳米线或片的表面依次淀积栅介质层和金属栅层，形成第一栅极；去除第二伪栅，在被第二伪栅覆盖的第二鳍部表面沿第二方向依次淀积栅介质层和金属栅层，形成第二栅极；在第二区域形成与堆叠纳米线或片兼容的FinFET结构的输入输出器件。优选地，去除第二区域的第一外延层和牺牲层，在第二区域衬底上形成第二外延层的步骤包括：在位于顶部的第一外延层的表面淀积硬掩模，利用光刻工艺在硬掩模上形成图形，定义出第二区域；利用干法刻蚀或湿法腐蚀工艺选择性去除第二区域的第一外延层和牺牲层；在第二区域对应的衬底上选择性外延第二外延层；对第二外延层进行平坦化处理或者回刻，使第二外延层的顶部与所述第一区域中的硬掩模的顶部相平；去除硬掩模，使第一区域和第二区域高度差为硬掩模的厚度。优选地，在被第一伪栅覆盖的第一鳍部形成堆叠纳米线或片的步骤包括：去除被第一伪栅覆盖的第一鳍部中的牺牲层，形成由第一外延层组成的堆叠纳米线或片。优选地在形成第一伪栅和第二伪栅及第一伪栅和第二伪栅侧壁的侧墙之后，还包括：在第一伪栅沿第一方向两侧的第一鳍部上外延生长源漏区，在第二伪栅沿第一方向两侧的第二鳍部上外延生长源漏区。优选地，第一外延层材料包括硅；牺牲层材料包括硅锗；第二外延层材料包括硅、硅锗、锗或三五族化合物中的任意一种；衬底材料包括硅或绝缘体上硅。优选地，第一区域用于形成核心器件；第二区域用于形成输入输出器件。优选地，第一栅极和第二栅极均包括栅介质层和金属栅层，栅介质层包括二氧化硅和/或二氧化铪。本专利技术还提供一种与堆叠纳米线或片兼容的输入输出器件，包括：衬底，衬底包括第一区域和第二区域；第一鳍部，第一鳍部在第一区域对应的衬底上沿第一方向延伸；第一鳍部包括若干第一外延层，若干第一外延层间隔设置；第一鳍部包括第一区和分布在第一区两侧的第二区；第一区包括由第一外延层组成的堆叠纳米线或片，第二区的第一外延层的间隔中形成有牺牲层；围绕第一区中的堆叠纳米线或片的第一栅极；第二鳍部，第二鳍部包括第二外延层，并在第二区域对应的衬底上沿第一方向延伸；第二鳍部上沿第二方向延伸的第二栅极；第一方向与第二方向在衬底所在平面内正交。优选地，输入输出器件还包括，源漏区，源漏区形成于第一栅极沿第一方向两侧的第一鳍部上，以及形成于第二栅极沿第一方向两侧的第二鳍部上。优选地，第一区域用于形成核心器件；第二区域用于形成输入输出器件；第一外延层材料包括硅；第二外延层材料包括硅、硅锗、锗或三五族化合物中的任意一种；衬底材料包括硅或绝缘体上硅；第一栅极和第二栅极均包括栅介质层和金属栅层，栅介质层包括二氧化硅和/或二氧化铪。本专利技术公开一种与堆叠纳米线或片兼容的输入输出器件的制备方法，在衬底上形成硅锗/硅叠层结构后，针对输入输出器件区域对应的衬底上的叠层，先进行去除，然后在输入输出器件区域对应的衬底上选择性外延第二外延层，再刻蚀衬底、核心器件区域的叠层和输入输出器件区域的第二外延层，形成沿第一方向延伸凸出于核心器件区域衬底的第一鳍部和凸出于输入输出器件区域衬底的第二鳍部，并在衬底上形成STI浅沟道隔离，隔离开核心器件区域和输入输出器件区域。此时第一鳍部仍然为叠层结构，而第二鳍部变为由第二外延层组成的单一层结构。针对第一鳍部和第二鳍部同时形成第一伪栅和第二伪栅及第一伪栅和第二伪栅侧壁的侧墙，然后去除第一伪栅，去除第一鳍部中被第一伪栅覆盖的叠层中的牺牲层，在被第一伪栅覆盖的第一鳍部形成由第一外延层组成的堆叠纳米线或片，在堆叠纳米线或片表面依次淀积栅介质层和金属栅层，在堆叠纳米线或片上形成第一栅极，第一栅极为围栅结构。然后去除第二伪栅，在被第二伪栅覆盖的第二鳍部依次淀积栅介质层和金属栅层，形成第二栅极，即在输入输出器件区域形成FinFET结构的器件。由于输入输出器件区域中未采用堆叠纳米线结构，而是采用由第二外延层组成的单一层结构，所以形成的第二鳍部也为单一层结构，并在第二鳍部沿第二方向延伸有第二栅极，即栅介质层和金属栅层淀积在第二鳍部沿第二方向的顶部和侧壁，厚度不受限制，不需要像核心器件一样在堆叠纳米线或片释放后的间隙处淀积栅介质层和金属栅层，更加不用考虑堆叠纳米线或片释放后间距很小，很难填入金属栅，即使部分金属栅填入，输入输出器件电学性能仍会较差的本文档来自技高网...

【技术保护点】
1.一种与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于，包括以下步骤：/n提供衬底，所述衬底包括第一区域和第二区域，在所述衬底上形成交替堆叠的牺牲层和第一外延层；/n去除所述第二区域的所述第一外延层和牺牲层，在所述第二区域对应的所述衬底上形成第二外延层；/n干法各向异性刻蚀所述衬底、所述第一区域的所述第一外延层和牺牲层、所述第二区域的所述第二外延层，形成STI浅沟道隔离、凸出于所述第一区域对应的所述衬底的第一鳍部和凸出于所述第二区域对应的所述衬底的第二鳍部，所述第一鳍部和第二鳍部均沿第一方向延伸；/n在所述第一鳍部上形成沿第二方向延伸的第一伪栅，在所述第一伪栅的侧壁上形成侧墙，同时在所述第二鳍部上形成沿第二方向延伸的第二伪栅，在所述第二伪栅的侧壁上形成侧墙，所述第二方向与所述第一方向在所述衬底所在平面内正交；/n去除所述第一伪栅，在被所述第一伪栅覆盖的所述第一鳍部形成堆叠纳米线或片，在所述堆叠纳米线或片的表面依次淀积栅介质层和金属栅层，形成第一栅极；/n去除所述第二伪栅，在被所述第二伪栅覆盖的所述第二鳍部表面沿第二方向依次淀积所述栅介质层和金属栅层，形成第二栅极；在所述第二区域形成与所述堆叠纳米线或片兼容的FinFET结构的输入输出器件。/n...

【技术特征摘要】
1.一种与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于，包括以下步骤：
提供衬底，所述衬底包括第一区域和第二区域，在所述衬底上形成交替堆叠的牺牲层和第一外延层；
去除所述第二区域的所述第一外延层和牺牲层，在所述第二区域对应的所述衬底上形成第二外延层；
干法各向异性刻蚀所述衬底、所述第一区域的所述第一外延层和牺牲层、所述第二区域的所述第二外延层，形成STI浅沟道隔离、凸出于所述第一区域对应的所述衬底的第一鳍部和凸出于所述第二区域对应的所述衬底的第二鳍部，所述第一鳍部和第二鳍部均沿第一方向延伸；
在所述第一鳍部上形成沿第二方向延伸的第一伪栅，在所述第一伪栅的侧壁上形成侧墙，同时在所述第二鳍部上形成沿第二方向延伸的第二伪栅，在所述第二伪栅的侧壁上形成侧墙，所述第二方向与所述第一方向在所述衬底所在平面内正交；
去除所述第一伪栅，在被所述第一伪栅覆盖的所述第一鳍部形成堆叠纳米线或片，在所述堆叠纳米线或片的表面依次淀积栅介质层和金属栅层，形成第一栅极；
去除所述第二伪栅，在被所述第二伪栅覆盖的所述第二鳍部表面沿第二方向依次淀积所述栅介质层和金属栅层，形成第二栅极；在所述第二区域形成与所述堆叠纳米线或片兼容的FinFET结构的输入输出器件。


2.根据权利要求1所述的与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于：去除所述第二区域的所述第一外延层和牺牲层，在所述第二区域衬底上形成第二外延层的步骤包括：
在位于顶部的所述第一外延层的表面淀积硬掩模，利用光刻工艺在所述硬掩模上形成图形，定义出所述第二区域；
利用干法刻蚀或湿法腐蚀工艺选择性去除所述第二区域的所述第一外延层和牺牲层；
在所述第二区域对应的所述衬底上选择性外延所述第二外延层；
对所述第二外延层进行平坦化处理或者回刻，使所述第二外延层的顶部与所述第一区域中的所述硬掩模的顶部相平；
去除所述硬掩模，使所述第一区域和所述第二区域高度差为所述硬掩模的厚度。


3.根据权利要求1所述的与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于：在被所述第一伪栅覆盖的所述第一鳍部形成堆叠纳米线或片的步骤包括：
去除被所述第一伪栅覆盖的所述第一鳍部中的所述牺牲层，形成由所述第一外延层组成的所述堆叠纳米线或片。


4.根据权利要求1所述的与堆叠纳米线或片兼容的输入输出器件的制备方法，其特征在于：
在形成所述第一伪栅和第二伪栅及所述...

【专利技术属性】
技术研发人员：李永亮，杨红，程晓红，王晓磊，马雪丽，王文武，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11