半导体器件制造技术

一种半导体器件包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、设置在第一铁电材料层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、设置在第二铁电材料层上的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一功函数层包括与第二功函数层相同的材料，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。

semiconductor device

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2018年7月5日在韩国知识产权局提交的韩国专利申请No.10-2018-0078126和2019年1月7日在韩国知识产权局提交的韩国专利申请No.10-2019-0001698的优先权，其全部公开内容通过引用一并于此。
本专利技术构思涉及一种半导体器件，更具体地，涉及一种这样的半导体器件，该半导体器件包括具有使用铁电材料的负电容(NC)的晶体管。
技术介绍
金属氧化物半导体场效应晶体管(MOSET)的发展使得集成电路的集成密度不断增加。例如，集成电路的集成密度(通常定义为每单位芯片面积的晶体管总数)每两年翻一番。为了提高集成电路的集成密度，单独晶体管的尺寸不断减小。因此，引入了用于改善小型化晶体管性能的半导体技术。这些半导体技术可以包括高介电常数(高k)金属栅(HKMG)技术和鳍式场效应晶体管(FinFET)技术。HKMG技术改善了栅电容并降低了漏电流，FinFET技术改善了沟道区的电位受漏极电压影响的短沟道效应(SCE)。然而，晶体管尺寸的减小并未带来晶体管驱动电压的降低。因此，互补金属氧化物半导体(CMOS)晶体管的功率密度呈指数增加。为了降低功率密度，应降低驱动电压。然而，由于硅基MOSFET具有基于热发射的物理工作特性，因此非常低的电源电压并不常见。因此，需要一种在室温下亚阈值摆幅(SS)小于60mV/decade(这是SS的物理极限)的晶体管。
技术实现思路
根据本专利技术构思的示例性实施例，提供了一种半导体器件，包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、设置在第一铁电材料层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、设置在第二铁电材料层上的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一功函数层包括与第二功函数层相同的材料，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。根据本专利技术构思的示例性实施例，提供了一种半导体器件，包括：第一晶体管，包括衬底上的第一栅堆叠；以及第二晶体管，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一铁电材料层、接触第一铁电材料层的第一功函数层和没置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二铁电材料层、接触第二铁电材料层的第二功函数层和设置在第二功函数层上的第二上栅电极，其中第一铁电材料层和第二铁电材料层包括相同的材料，其中第一铁电材料层的厚度等于第二铁电材料层的厚度，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。根据本专利技术构思的示例性实施例，提供了一种半导体器件，包括：第一负电容场效应晶体管(NCFET)，包括衬底上的第一栅堆叠；以及第二NCFET，包括衬底上的第二栅堆叠，其中第一栅堆叠包括设置在衬底上的第一界面层、设置在第一界面层上的第一栅绝缘层、设置在第一栅绝缘层上的第一功函数层和设置在第一功函数层上的第一上栅电极，其中第二栅堆叠包括设置在衬底上的第二界面层、设置在第二界面层上的第二栅绝缘层、设置在第二栅绝缘层上的第二功函数层和设置在第二功函数层上的第二上栅电极，以及其中第一栅堆叠的结构不同于第二栅堆叠的结构，以及其中第一栅堆叠的有效功函数不同于第二栅堆叠的有效功函数。附图说明通过参考附图详细地描述本专利技术构思的示例性实施例，本专利技术构思的上述和其他特征将变得更加显而易见，在附图中：图1是根据本专利技术构思的示例性实施例的半导体器件的横截面图；图2是图1中所示的第一鳍式晶体管的透视图；图3是用于说明图1的半导体器件的效果的图；图4是根据本专利技术构思的示例性实施例的半导体器件的横截面图；图5和图6是用于说明根据本专利技术构思的示例性实施例的半导体器件的图；图7和图8是用于说明根据本专利技术构思的示例性实施例的半导体器件的图；图9是根据本专利技术构思的示例性实施例的半导体器件的横截面图；图10和图11是用于说明根据本专利技术构思的示例性实施例的半导体器件的图；图12和图13是用于说明根据本专利技术构思的示例性实施例的半导体器件的图；图14和图15是用于说明根据本专利技术构思的示例性实施例的半导体器件的图；以及图16是根据本专利技术构思的示例性实施例的半导体器件的横截面图。具体实施方式在本公开的附图中，作为示例示出了包括鳍图案形状的沟道区的鳍式场效应晶体管(FinFET)。然而，本专利技术构思不限于FinFET。这里公开的本专利技术构思的示例性实施例可应用于包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。另外，这里公开的本专利技术构思的示例性实施例可应用于平面晶体管。应当理解，在附图中，相同的附图标记可以指代相同的元件。图1是根据本专利技术构思的示例性实施例的半导体器件的横截面图。图2是图1中所示的第一鳍式晶体管NF1的透视图。图3是用于说明图1的半导体器件的效果的图。作为参考，尽管图1和图2中未示出第一鳍式晶体管NF1、第二鳍式晶体管NF2和第三鳍式晶体管NF3的源/漏区，但是这仅仅是为了便于描述，并且本专利技术构思不限于此。另外，图1的第一鳍式晶体管NF1的横截面可以是沿图2的A-A截取的横截面。参照图1，根据本专利技术构思的示例性实施例的半导体器件可以包括形成在衬底100上的第一鳍式晶体管NF1、第二鳍式晶体管NF2和第三鳍式晶体管NF3。第一至第三鳍式晶体管NF1至NF3中的每一个可以是使用三维(3D)沟道的FinFET。例如，第一至第三鳍式晶体管NF1至NF3可以是相同导电类型(例如，N型或P型)的晶体管。又如，第一至第三鳍式晶体管NF1至NF3中的至少一个可以是P型晶体管，而另一个可以是N型晶体管。第一至第三鳍式晶体管NF1至NF3中的每一个可以是使用负电容器的负电容(NC)FET。这里，负电容器是具有负电容的电容器，并且可以串联连接到正电容器以增加其电容。作为NCFET的第一至第三鳍式晶体管NF1至NF3可以包括具有铁电特性的绝缘层。第一至第三鳍式晶体管NF1至NF3中的每一个可以在室温下具有小于60mV/decade的亚阈值摆幅(SS)。尽管第一至第三鳍式晶体管NF1至NF3被示出为形成在衬底100上，但是这仅仅是为了便于描述，并且本专利技术构思不限于此。例如，第一至第三鳍式晶体管NF1至NF3中的至少两个可以形成在衬底100上。首先参照图1和图2中所示的第一鳍式晶体管NF1，第一鳍式晶体管NF1可以包括第一鳍图案F1、第一栅堆叠110和第一栅隔墙140。第一栅堆叠110可以包括第一界面层115、第一铁电材料层120、第一功函数层125、第一插入导电层130和第一填充层135。衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。另外，衬底100可以是但不限于硅衬底或由其他材料例如硅锗、绝缘体上硅锗(SGOI)、锑化铟、碲本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n第一晶体管，包括衬底上的第一栅堆叠；以及/n第二晶体管，包括所述衬底上的第二栅堆叠，/n其中，所述第一栅堆叠包括设置在所述衬底上的第一铁电材料层、设置在所述第一铁电材料层上的第一功函数层和设置在所述第一功函数层上的第一上栅电极，/n其中，所述第二栅堆叠包括设置在所述衬底上的第二铁电材料层、设置在所述第二铁电材料层上的第二功函数层和设置在所述第二功函数层上的第二上栅电极，/n其中，所述第一功函数层包括与所述第二功函数层相同的材料，以及/n其中，所述第一栅堆叠的有效功函数不同于所述第二栅堆叠的有效功函数。/n

【技术特征摘要】
20180705 KR 10-2018-0078126;20190107 KR 10-2019-001.一种半导体器件，包括：
第一晶体管，包括衬底上的第一栅堆叠；以及
第二晶体管，包括所述衬底上的第二栅堆叠，
其中，所述第一栅堆叠包括设置在所述衬底上的第一铁电材料层、设置在所述第一铁电材料层上的第一功函数层和设置在所述第一功函数层上的第一上栅电极，
其中，所述第二栅堆叠包括设置在所述衬底上的第二铁电材料层、设置在所述第二铁电材料层上的第二功函数层和设置在所述第二功函数层上的第二上栅电极，
其中，所述第一功函数层包括与所述第二功函数层相同的材料，以及
其中，所述第一栅堆叠的有效功函数不同于所述第二栅堆叠的有效功函数。


2.根据权利要求1所述的半导体器件，其中所述第一铁电材料层包括与所述第二铁电材料层相同的材料，并且所述第一功函数层比所述第二功函数层薄。


3.根据权利要求2所述的半导体器件，其中所述第一栅堆叠的有效功函数小于所述第二栅堆叠的有效功函数，并且所述第一功函数层包括氮化钛。


4.根据权利要求2所述的半导体器件，还包括：第三晶体管，包括所述衬底上的第三栅堆叠，
其中，所述第三栅堆叠包括设置在所述衬底上的第三铁电材料层、设置在所述第三铁电材料层上的第三功函数层和设置在所述第三功函数层上的第三上栅电极，以及
其中，所述第三功函数层包括与所述第一功函数层相同的材料，所述第三功函数层的厚度等于所述第一功函数层的厚度，所述第一铁电材料层和所述第三铁电材料层包括金属氧化物，所述第三铁电材料层包括功函数材料，并且所述第一铁电材料层不包括所述功函数材料。


5.根据权利要求1所述的半导体器件，其中所述第一功函数层的厚度等于所述第二功函数层的厚度，所述第一铁电材料层和所述第二铁电材料层包括金属氧化物，所述第一铁电材料层包括功函数材料，并且所述第二铁电材料层不包括所述功函数材料。


6.根据权利要求5所述的半导体器件，其中所述第一栅堆叠的有效功函数小于所述第二栅堆叠的有效功函数，所述金属氧化物包括铪，所述功函数材料包括镧、镁或钇。


7.根据权利要求5所述的半导体器件，其中所述第一栅堆叠的有效功函数大于所述第二栅堆叠的有效功函数，所述金属氧化物包括铪，所述功函数材料包括铝、钛或铌。


8.根据权利要求5所述的半导体器件，还包括：第三晶体管，包括所述衬底上的第三栅堆叠，
其中，所述第三栅堆叠包括设置在所述衬底上的第三铁电材料层、设置在所述第三铁电材料层上的第三功函数层和设置在所述第三功函数层上的第三上栅电极，以及
其中，所述第三功函数层包括与所述第二功函数层相同的材料，所述第三功函数层比所述第二功函数层厚，所述第三铁电材料层包括所述金属氧化物，并且所述第三铁电材料层不包括所述功函数材料。


9.根据权利要求1所述的半导体器件，其中所述第一晶体管和所述第二晶体管中的每一个是负电容场效应晶体管。


10.一种半导体器件，包括：
第一晶体管，包括衬底上的第一栅堆叠；以及
第二晶体管，包括所述衬底上的第二栅堆叠，
其中，所述第一栅堆叠包括设置在所述衬底上的第一铁电材料层、接触所述第一铁电材料层的第一功函数层和设置在所述第一功函数层上的第一上栅电极，
其中，所述第二栅堆叠包括设置在所述衬底上的第二铁电材料层、接触所述第二铁电材料层的第二功函数...

【专利技术属性】
技术研发人员：朴钟昊，金完敦，金元洪，白贤浚，李炳训，任廷爀，玄尚镇，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR