一种超结VDMOS器件制造技术

本实用新型专利技术提供一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底、金属化漏极电极、第一导电类型半导体柱区、第二导电类型半导体柱区，第一导电类型半导体柱区、第二导电类型半导体柱区从下至上共有3个掺杂浓度依次递增的区域，由于P/N柱掺杂浓度采用从下至上递增的变掺杂分布，并且通过载流子寿命控制缩短了JFET区载流子寿命，因此能够降低流过采用所述结构的超结VDMOS的基区的电流强度，从而有效抑制超结VDMOS内部寄生三极管的导通，减小器件发生SEB的几率，同时，P/N柱上部掺杂浓度较高，会在JFET区下方、P/N柱上部形成高的势垒，减缓栅极下方电荷的聚集速率，加上JFET区对载流子寿命的控制，因此也可以有效抑制SEGR的发生。

A super junction VDMOS device

【技术实现步骤摘要】
一种超结VDMOS器件
本技术属于功率半导体器件
，涉及超结VDMOS器件。
技术介绍
目前，功率半导体器件的应用领域越来越广，已成为现代工业控制和国防装备的基础之一。纵向双扩散金属氧化物半导体场效应晶体管(VDMOS)与双极型晶体管相比，具有开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好、跨导高度线性等优点，因而成为目前应用最为广泛的新型功率器件。但是在高压领域应用时，VDMOS会出现所谓“硅限”的瓶颈，即导通电阻随耐压的增长导致功耗的急剧增加。超结MOSFET作为新型功率器件代表，保持传统功率MOS器件优异性能(开关速度快、驱动简单、可靠性高等)同时更是具有较低导通损耗这一独特优势，将导通电阻和击穿电压的关系从Ron∝BV2.5优化到Ron∝BV1.32，是功率器件发展史上的伟大进步。各个领域中将有越来越多的超结器件取代传统功率MOS器件，这是符合节能环保的大趋势的。随着航天技术、核能等高
的迅速发展，越来越多的高性能商用半导体器件需要在核辐照环境中工作。空间辐射环境中存在多种高能射线粒子，如质子、电子、α粒子和重离子等。电子设备暴露在该辐射环境时会导致器件性能退化或失效，电子系统可靠性降低、功能混乱或者直接烧毁，造成飞行体发生故障。当高能的粒子入射VDMOS器件时，会产生电子阻止和核阻止。核阻止造成被辐照材料的晶格损伤，而电子阻止造成被辐照材料的组成原子电离，产生具有数百或更高能量的次级电子，并且沿次级电子的径迹又可产生大量的离子团，形成瞬发电流，如果该电流足够大，可能会造成VDMOS器件中寄生的双极型晶体管开启，如果漏源电压达到寄生BJT的击穿电压BVceo，寄生BJT的集电区将发生雪崩倍增，形成正反馈，最终导致VDMOS的烧毁。近年来，国内外对于传统功率MOSFET的辐射效应及加固进行了大量研究，也取得了阶段性成果，但是对于超结MOSFET的辐射效应及加固研究至今鲜有报道。随着超结MOSFET在航空航天中的广泛应用，其辐射效应及加固的研究会变得更为迫切。
技术实现思路
本技术提供一种具有抗辐照能力的超结VDMOS器件。本技术的核心思想是对传统超结VDMOS(如图1所示)的超结结构的第一导电类型半导体柱区3和第二导电类型半导体柱区4进行变掺杂，并对传统超结VDMOS的JFET区18进行载流子寿命控制。如图2所示，当高能粒子入射抗辐照加固的超结VDMOS，且器件漏端为高电位时，变掺杂过后的第一导电类型半导体柱区3、第二导电类型半导体柱区4与进行过载流子寿命控制的JFET区18可以起到多方面的作用。为了方便解释说明，把第一导电类型材料当为N型掺杂的硅，把第二导电类型材料当为P型掺杂的硅。(1)对于N型柱区，浓度较高的上部会形成空穴势垒，空穴在向Pbody区和栅极移动时会受到阻碍，并且高浓度的N型柱区会加快空穴的复合，使总量减少；(2)对于P型柱区，浓度较高的上部会形成空穴势阱，空穴进入P型柱区后将加快向源极移动；(3)对于P/N柱交界面，N型掺杂区域和P型掺杂区域由于浓度较高，两者交界面的横向电场将高于其下方交界面电场，有利于靠近漂移区中上部的空穴横向移动进入P柱，减小发生SEB的可能；(4)对于JFET区，由于该区域进行了载流子的寿命控制，缩短了该区域的空穴的寿命，提高了空穴的复合几率，使得进入Pbody区的空穴总量减少。以上作用都能有效抑制超结VDMOS内部寄生三极管的导通，减小器件发生SEB的几率，由于N型柱区上部空穴势垒的阻碍，空穴向栅极聚集的速率减缓，以及JFET区对空穴寿命的控制，SEGR效应也得到有效控制。为实现上述技术目的，本技术技术方案如下：一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底2、位于第一导电类型重掺杂半导体衬底2背面的金属化漏极电极1、位于第一导电类型重掺杂半导体衬底2正面的第一导电类型半导体柱区3和第二导电类型半导体柱区4，第一导电类型半导体柱区3和第二导电类型半导体柱区4交替设置，第二导电类型半导体柱区4的顶部具有第二导电类型半导体基区5，所述第二导电类型半导体基区5的侧面和第一导电类型半导体柱区3直接接触，所述第二导电类型半导体基区5中分别具有第一导电类型重掺杂半导体源区6和第二导电类型重掺杂半导体体区7，栅氧化层8覆盖于第一导电类型半导体柱区3和部分第二导电类型半导体基区5的上表面，多晶硅栅电极9位于栅氧化层8上表面，金属化源极11位于多晶硅栅电极9之上，且与多晶硅栅电极9之间通过场氧化层10相隔离，所述金属化源极11的部分下表面与第一导电类型重掺杂半导体源区6和第二导电类型重掺杂半导体体区7直接接触，其特征在于：第一导电类型半导体柱区3的杂质总量和第二导电类型半导体柱区4的杂质总量满足电荷平衡条件，第一导电类型半导体柱区3从下至上共有3个掺杂浓度依次递增的区域，依次为第一导电类型第一掺杂区域31、第一导电类型第二掺杂区域32、第一导电类型第三掺杂区域33；所述第二导电类型变掺杂半导体柱区4从下至上共有3个掺杂浓度依次递增的区域，依次为第二导电类型第一掺杂区域41、第二导电类型第二掺杂区域42、第二导电类型第三掺杂区域43；第一导电类型半导体柱区3的顶部设有有JEFT区18，所述JEFT区18的载流子寿命低于超结VDMOS器件的其他区域。作为优选方式，第一导电类型第一掺杂区域31、第一导电类型第二掺杂区域32、第一导电类型第三掺杂区域33，每个掺杂区域内部的杂质在该区域内均匀分布。作为优选方式，第二导电类型第一掺杂区域41、第二导电类型第二掺杂区域42、第二导电类型第三掺杂区域43，每个掺杂区域内部的杂质在该区域内均匀分布。作为优选方式，第一导电类型第一掺杂区域31、第一导电类型第二掺杂区域32、第一导电类型第三掺杂区域33，每个掺杂区域内部的杂质在该区域内非均匀分布，且越靠近金属化漏极一侧，掺杂浓度越低。作为优选方式，第二导电类型第一掺杂区域41、第二导电类型第二掺杂区域42、第二导电类型第三掺杂区域43，每个掺杂区域内部的杂质在该区域内非均匀分布，且越靠近金属化漏极一侧，掺杂浓度越低。作为优选方式，所述器件采用硅、锗、锗硅、碳化硅、砷化镓、磷化铟、氮化镓半导体材料制作。上述技术方案中，当所述第一导电类型为N型、第二导电类型为P型时，所述抗单粒子辐照的超结VDMOS器件为N沟道VDMOS器件；当所述第一导电类型为P型、第二导电类型为N型时，所述抗单粒子辐照的超结VDMOS器件为P沟道VDMOS器件。本技术的有益效果为：由于P/N柱掺杂浓度采用从下至上递增的变掺杂分布，并且通过载流子寿命控制缩短了JFET区载流子寿命，因此能降低流过采用所述结构的超结VDMOS的基区的电流强度，从而有效抑制超结VDMOS内部寄生三极管的导通，减小器件发生SEB的几率。同时，P/N柱上部掺杂浓度较高，会在JFET区下方、P/N柱上部形成高的势垒，减缓栅极下方电荷的聚集速率，以及JFET区对载流子寿命的控制，这也能有效抑制SEGR的发生。附图说明...

【技术保护点】
1.一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底(2)、位于第一导电类型重掺杂半导体衬底(2)背面的金属化漏极电极(1)、位于第一导电类型重掺杂半导体衬底(2)正面的第一导电类型半导体柱区(3)和第二导电类型半导体柱区(4)，第一导电类型半导体柱区(3)和第二导电类型半导体柱区(4)交替设置，第二导电类型半导体柱区(4)的顶部具有第二导电类型半导体基区(5)，所述第二导电类型半导体基区(5)的侧面和第一导电类型半导体柱区(3)直接接触，所述第二导电类型半导体基区(5)中分别具有第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(7)，栅氧化层(8)覆盖于第一导电类型半导体柱区(3)和部分第二导电类型半导体基区(5)的上表面，多晶硅栅电极(9)位于栅氧化层(8)上表面，金属化源极(11)位于多晶硅栅电极(9)之上，且与多晶硅栅电极(9)之间通过场氧化层(10)相隔离，所述金属化源极(11)的部分下表面与第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(7)直接接触，其特征在于：第一导电类型半导体柱区(3)的杂质总量和第二导电类型半导体柱区(4)的杂质总量满足电荷平衡条件，第一导电类型半导体柱区(3)从下至上共有3个掺杂浓度依次递增的区域，依次为第一导电类型第一掺杂区域(31)、第一导电类型第二掺杂区域(32)、第一导电类型第三掺杂区域(33)；所述第二导电类型半导体柱区(4)从下至上共有3个掺杂浓度依次递增的区域，依次为第二导电类型第一掺杂区域(41)、第二导电类型第二掺杂区域(42)、第二导电类型第三掺杂区域(43)；第一导电类型半导体柱区(3)的顶部设有JEFT区(18)，所述JEFT区(18)的载流子寿命低于超结VDMOS器件的其他区域。/n...

【技术特征摘要】
1.一种超结VDMOS器件，包括第一导电类型重掺杂半导体衬底(2)、位于第一导电类型重掺杂半导体衬底(2)背面的金属化漏极电极(1)、位于第一导电类型重掺杂半导体衬底(2)正面的第一导电类型半导体柱区(3)和第二导电类型半导体柱区(4)，第一导电类型半导体柱区(3)和第二导电类型半导体柱区(4)交替设置，第二导电类型半导体柱区(4)的顶部具有第二导电类型半导体基区(5)，所述第二导电类型半导体基区(5)的侧面和第一导电类型半导体柱区(3)直接接触，所述第二导电类型半导体基区(5)中分别具有第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(7)，栅氧化层(8)覆盖于第一导电类型半导体柱区(3)和部分第二导电类型半导体基区(5)的上表面，多晶硅栅电极(9)位于栅氧化层(8)上表面，金属化源极(11)位于多晶硅栅电极(9)之上，且与多晶硅栅电极(9)之间通过场氧化层(10)相隔离，所述金属化源极(11)的部分下表面与第一导电类型重掺杂半导体源区(6)和第二导电类型重掺杂半导体体区(7)直接接触，其特征在于：第一导电类型半导体柱区(3)的杂质总量和第二导电类型半导体柱区(4)的杂质总量满足电荷平衡条件，第一导电类型半导体柱区(3)从下至上共有3个掺杂浓度依次递增的区域，依次为第一导电类型第一掺杂区域(31)、第一导电类型第二掺杂区域(32)、第一导电类型第三掺杂区域(33)；所述第二导电类型半导体柱区(4)从下至上共有3个掺杂浓度依次递增的区域，依次为第二导电类型第一掺杂区域(41)、第二导电类型...

【专利技术属性】
技术研发人员：任敏，谭键文，骆俊毅，李泽宏，张波，
申请(专利权)人：电子科技大学，电子科技大学广东电子信息工程研究院，
类型：新型
国别省市：四川;51