半导体器件制造技术

一种半导体器件包括衬底、衬底上的栅极结构和栅极结构上的第一导电连接组。栅极结构包括栅极间隔件和栅电极。第一导电连接组包括铁电材料层。铁电材料层的至少一部分设置在栅极间隔件的上表面之上。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求在韩国知识产权局于2018年7月6日提交的韩国专利申请No.10-2018-0078671和2018年11月2日提交的韩国专利申请No.10-2018-0133386的优先权，其公开内容通过引用整体并入本文。
本公开涉及一种半导体器件，更具体地，涉及一种包括使用铁电材料的具有负电容的负电容器的半导体器件。
技术介绍
在开发金属氧化物半导体场效应晶体管(MOSFET)之后，集成电路的集成度不断提高。例如，集成电路的集成度表明了每单位芯片面积的晶体管的总数每两年翻倍的趋势。为了增加集成电路的集成度，单个晶体管的尺寸不断减小。此外，出现了用于改善小型化晶体管性能的半导体技术。在这样的半导体技术中，可以存在改善栅极电容并减小漏电流的高K金属栅极(HKMG)技术，以及能够改善SCE(短沟道效应)的FinFET技术，在SCE中，沟道区的电势受漏极电压的影响。然而，与晶体管尺寸的小型化相比，晶体管的驱动电压的降低没有得到明显改善。结果，互补金属氧化物(CMOS)晶体管的功率密度呈指数增加。为了降低功率密度，必然需要降低驱动电压的功率。然而，因为硅基MOSFET具有基于热发射的物理操作特性，所以难以实现非常低的电源电压。由于这个原因，开发具有低于60mV/decade(被认为是常温下的亚阈值摆幅(SS)的物理极限)或更低的亚阈值摆幅的晶体管的必要性已经出现。
技术实现思路
根据本专利技术的示例性实施例，半导体器件包括衬底、衬底上的栅极结构、和栅极结构上的第一导电连接组。栅极结构包括栅极间隔件和栅电极。第一导电连接组包括铁电材料层。铁电材料层的至少一部分设置在所述栅极间隔件的上表面之上。根据本专利技术的示例性实施例，半导体器件包括：衬底；栅极结构，其包括所述衬底上的栅电极；源极/漏极区，其设置在所述衬底的与所述栅极结构的至少一侧相邻的区域中；第一导电连接组，其设置在所述栅电极上并且连接到所述栅电极；以及第二导电连接组，其连接到所述源极/漏极区并且设置在所述源极/漏极区上。第一导电连接组包括铁电材料层。第一导电连接组包括与所述栅电极接触的栅极接触插塞。第二导电连接组包括与所述源极/漏极区接触的源极/漏极接触插塞。栅极接触插塞的上表面位于与所述源极/漏极接触插塞的上表面距离所述衬底的上表面的高度实质上相同的高度处。从栅极结构的上表面到铁电材料层的最上表面的高度等于或大于从栅极结构的上表面到源极/漏极接触插塞的上表面的高度。根据本专利技术的示例性实施例，半导体器件包括：衬底，其包括有源区和场区；第一栅电极，其位于所述衬底上，所述第一栅电极沿第一方向在所述有源区和所述场区上延伸；以及第一栅极接触插塞，其位于所述第一栅电极上，所述第一栅极接触插塞连接至所述第一栅电极并包括铁电材料层。第一栅极接触插塞在所述第一方向上的宽度小于所述第一栅电极在所述第一方向上的宽度。附图说明通过参照附图详细描述本专利技术的示例性实施例，本公开的上述和其他方面和特征将变得更加明显，图中：图1是用于说明根据本公开的一些实施例的半导体器件的示图；图2是用于说明根据本公开的一些实施例的半导体器件的示图；图3是用于说明根据本公开的一些实施例的半导体器件的示图；图4是用于说明根据本公开的一些实施例的半导体器件的示图；图5是用于说明根据本公开的一些实施例的半导体器件的示图；图6是用于说明根据本公开的一些实施例的半导体器件的示图；图7是用于说明根据本公开的一些实施例的半导体器件的剖视图；图8是用于说明根据本公开的一些实施例的半导体器件的示图；图9是用于说明根据本公开的一些实施例的半导体器件的布局图；图10至图12是沿图9中的线A-A、线B-B和线C-C截取的剖视图；图13a至图13e是用于说明第二栅极接触插塞的上表面可具有的示例形状的示图；图14和图15是用于说明根据本公开的一些实施例的半导体器件的示图；图16是用于说明根据本公开的一些实施例的半导体器件的示图；图17是用于说明根据本公开的一些实施例的半导体器件的示图；图18是用于说明根据本公开的一些实施例的半导体器件的布局图；图19是用于说明根据本公开的一些实施例的半导体器件的布局图；图20是用于说明根据本公开的一些实施例的半导体器件的布局图；图21是用于说明根据本公开的一些实施例的半导体器件的布局图；图22是沿图21的线D-D截取的剖视图；图23是用于说明根据本公开的一些实施例的半导体器件的示图；图24是用于说明根据本公开的一些实施例的半导体器件的布局图；和图25是沿图24的线D-D截取的剖视图。具体实施方式在根据本公开的一些实施例的半导体器件的附图中，示例性地示出了包括鳍型图案形沟道区的鳍型晶体管(FinFET)或平面晶体管，但是本公开不限于此。当然，根据本公开的一些实施例的半导体器件可以包括隧穿FET、包括纳米线的晶体管、包括纳米片的晶体管或三维(3D)晶体管。另外，根据本公开的一些实施例的半导体器件可以包括双极结型晶体管、横向双扩散晶体管(LDMOS)等。图1是用于说明根据本公开的一些实施例的半导体器件的示图。参照图1，根据本公开的一些实施例的半导体器件可以包括第一栅极结构115、第一源极/漏极区150、第一导电连接组155和第二导电连接组156。衬底100可以是体硅衬底或绝缘体上硅(SOI)衬底。可替换地，衬底100可以是硅衬底，或者可以包括但不限于其他材料，例如，硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。元件隔离膜101可以形成在衬底100中。元件隔离膜101可以限定有源区。元件隔离膜101可以包括例如氧化硅、氧氮化硅和氮化硅中的至少一种。第一栅极结构115可以形成在衬底100上。第一栅极结构115可以包括第一栅极间隔件140、第一栅电极120、第一界面层135和第一栅极绝缘层130。第一栅极间隔件140可以形成在衬底100上。第一栅极间隔件140可以限定其中形成第一界面层135、第一栅极绝缘层130和第一栅电极120的空间。第一栅极间隔件140可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)和碳氮氧化硅(SiOCN)中的至少一种。第一界面层135可以形成在衬底100上。第一界面层135可以形成在第一栅极间隔件140中的两个第一栅极间隔件之间。尽管第一界面层135被示出为仅形成在衬底100的上表面，但是本公开不限于此。取决于制造方法，第一界面层135可以沿着第一栅极间隔件140的侧壁延伸。当衬底100包含硅时，第一界面层135可以包括氧化硅层、氧氮化硅层和氮化硅层中的至少一种。第一栅极绝缘层130可以形成在第一界面层135上。第一栅极绝缘层130可以沿着衬底100的上表面和第一栅极间隔件140本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n衬底；/n栅极结构，其位于所述衬底上，所述栅极结构包括栅极间隔件和栅电极；以及/n第一导电连接组，其位于所述栅极结构上，所述第一导电连接组包括铁电材料层，/n其中，所述铁电材料层的至少一部分设置在所述栅极间隔件的上表面之上。/n

【技术特征摘要】
20180706 KR 10-2018-0078671;20181102 KR 10-2018-011.一种半导体器件，包括：
衬底；
栅极结构，其位于所述衬底上，所述栅极结构包括栅极间隔件和栅电极；以及
第一导电连接组，其位于所述栅极结构上，所述第一导电连接组包括铁电材料层，
其中，所述铁电材料层的至少一部分设置在所述栅极间隔件的上表面之上。


2.根据权利要求1所述的半导体器件，
其中，所述第一导电连接组与所述栅电极接触。


3.根据权利要求2所述的半导体器件，还包括：
源极/漏极区，其设置在与所述栅极结构的至少一侧相邻的区域上；以及
源极/漏极接触插塞，其连接到所述源极/漏极区，
其中所述第一导电连接组包括栅极接触插塞，并且
所述源极/漏极接触插塞的上表面位于与所述栅极接触插塞的上表面距离所述衬底的上表面的高度实质上相同的高度处。


4.根据权利要求1所述的半导体器件，
其中所述第一导电连接组包括与所述栅电极接触的栅极接触插塞。


5.根据权利要求4所述的半导体器件，
其中所述栅极接触插塞包括所述铁电材料层。


6.根据权利要求5所述的半导体器件，
其中，所述栅极接触插塞还包括阻挡导电层和填充导电层，并且
所述铁电材料层设置在所述阻挡导电层和所述填充导电层之间。


7.根据权利要求4所述的半导体器件，
其中，所述第一导电连接组还包括第一通孔插塞和第一层间布线，并且
所述第一通孔插塞与所述栅极接触插塞接触。


8.根据权利要求7所述的半导体器件，
其中，所述第一导电连接组还包括所述第一层间布线之上的第二通孔插塞和第二层间布线。


9.根据权利要求4所述的半导体器件，
其中，所述第一导电连接组还包括所述栅极接触插塞上的通孔插塞和层间布线，所述通孔插塞与所述栅极接触插塞接触，
所述通孔插塞包括第一填充导电层，并且
所述层间布线包括与所述第一填充导电层连接的第二填充导电层。


10.根据权利要求1所述的半导体器件，还包括：
源极/漏极区，其设置在所述衬底的与所述栅极结构的至少一侧相邻的区域中；以及
第二导电连接组，其连接到所述源极/漏极区，
其中所述第二导电连接组不包含铁电材料层。


11.一种半导体器件，包括：
衬底；
栅极结构，其包括所述衬底上的栅电极；
源极/漏极区，其设置在所述衬底的与所述栅极结构的至少一侧相邻的区域中；
第一导...

【专利技术属性】
技术研发人员：安国一，赵槿汇，河大元，河承锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR