一种半导体结构及其制作方法技术

本发明专利技术提供一种半导体结构及其制作方法，该方法包括以下步骤：提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。本发明专利技术可以扩大预期的CD工艺窗口，精准地控制目标CD，并有利于降低硬掩膜层薄膜厚度，降低硬掩膜开口轮廓变形，从而降低图形失真度，提升DVC性能。

A semiconductor structure and its fabrication method

【技术实现步骤摘要】
一种半导体结构及其制作方法
本专利技术属于半导体集成电路领域，涉及一种半导体结构及其制作方法。
技术介绍
在三维(3D)技术中，沟道孔(英文：channelhole)的制作是一道关键工艺。要获得高精度的关键尺寸(英文全称：CriticalDimension，简称CD)，才能降低失真度，提高DVC性能(失真度的一个指标，英文全称：DarkVoltageContract)。目前提供常规的硬掩膜(英文全称：HardMask，简称HM)薄膜和进一步的微调蚀刻工艺来获得预期的沟道关键尺寸。然而，刻蚀工具容易遭受不同的射频小时(RFhour)，以致得到不同的CD结果，这种偏移(短MWBC(英文全称：meanwafersbetweencleans))问题将影响后续工艺的综合裕度(英文：integratedmargin)。因此，如何设计一种新的半导体结构及其制作方法，以改善上述问题，成为本领域技术人员亟待解决的一个重要技术问题。
技术实现思路
鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种半导体结构及其制作方法，用于解决现有技术中硬掩膜开口的关键尺寸工艺窗口较小，不利于精准控制硬掩膜开口的关键尺寸以达到目标关键尺寸，进而导致图形失真度较大、DVC性能降低的问题。为实现上述目的及其他相关目的，本专利技术提供一种半导体结构的制作方法，包括以下步骤：提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。可选地，采用相同的刻蚀条件形成所述开口，所述开口的宽度在厚度方向上呈梯度变化。可选地，所述开口至少有两段采用不同的刻蚀条件，其中，至少有一段的宽度在厚度方向上呈梯度变化，且最下面一段具有垂直侧壁。可选地，所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次降低，所述开口至少有一段的宽度自上而下梯度减小。可选地，所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次升高，所述开口至少有一段的宽度自上而下梯度增大。可选地，沉积温度较高的所述硬掩膜层的致密度高于沉积温度较低的所述硬掩膜层的致密度。可选地，所述硬掩膜叠层自下而上依次包括下层硬掩膜层、中层硬掩膜层及上层硬掩膜层，所述上层硬掩膜层的致密度高于所述下层硬掩膜层及所述中层硬掩膜层的致密度。可选地，所述下层硬掩膜层包括至少两层采用不同沉积温度的所述硬掩膜层，所述中层硬掩膜层及所述上层硬掩膜层分别包括至少一层所述硬掩膜层。可选地，所述开口位于所述上层硬掩膜层及所述中层硬掩膜层中的部分采用相同的刻蚀条件；所述开口位于所述下层硬掩膜层中的部分至少有两段采用不同的刻蚀条件。可选地，所述开口位于所述上层硬掩膜层及所述中层硬掩膜层中的部分的宽度在厚度方向上自上而下逐步扩大，所述开口位于所述下层硬掩膜层中的部分至少分为两段，其中，至少有一段的宽度自上而下梯度增加，且最下面一段具有垂直侧壁。可选地，所述凹陷结构包括沟道孔。可选地，所述沟道孔具有垂直侧壁。可选地，所述硬掩膜层的材质包括无定形碳、SiN及SiO2中的任意一种。可选地，所述衬底包括Si层、SiO2层及SiN层中的至少一种。可选地，在形成所述开口之后，测量所述开口的底端关键尺寸，并将测量得到的所述关键尺寸值及对应的所述开口的刻蚀条件存储至存储介质中，以建立硬掩膜薄膜质量与关键尺寸关联关系的数据库。可选地，当所述关键尺寸与目标关键尺寸相同时，在下一组所述半导体结构的制作过程中采用对应的刻蚀条件形成所述开口；当所述关键尺寸与目标关键尺寸不同时，在下一批所述半导体结构的制作过程中调整所述开口的刻蚀条件，以使所述开口的底端关键尺寸更接近目标关键尺寸。本专利技术还提供一种半导体结构，所述半导体结构是采用如上任意一项所述的制作方法制作得到。如上所述，本专利技术的的半导体结构的制作方法利用不同的制程温度可以形成不同薄膜的性质，由下至上升温或降温，以至形成渐变的薄膜，以达到梯度硬掩膜薄膜质量，再藉由相同刻蚀条件，可得到预期的关键尺寸(凹陷部的顶部关键尺寸)结果，进一步改善Si关键尺寸并降低失真度。通过梯度硬掩膜薄膜质量，可以扩大预期的CD工艺窗口。本专利技术还可以利用梯度硬掩膜薄膜质量的差异，以及建立起薄膜质量与CD关联关系的数据库，即提出薄膜质量先进工艺控制(英文全称：AdvancedProcessControl，简称APC)系统来反馈不同的硬掩膜开口(英文全称：HardMaskOpen，简称HMO)刻蚀条件，以精准地控制目标CD，最终降低失真度，提升DVC性能。也就是通过APC系统反馈，可以精准地控制HMO刻蚀条件以达到CD目标。本专利技术还利用多硬掩膜薄膜质量设计，在上层高质量高致密度薄膜条件下，减少硬掩膜轮廓变形，使得硬掩膜薄膜消耗减少，有利于进一步降低硬掩膜薄膜厚度，也大大降低轮廓变形，之后利用下层可调节的薄膜质量来决定CD尺寸，最终降低图形失真度并提高DVC性能。也就是利用上下不同的薄膜特性，可以减少薄膜厚度，减少轮廓变形，并同时兼顾较低的失真度及良好的DVC性能。附图说明图1显示为一种示例半导体结构的制作方法形成硬掩膜层于衬底上的示意图。图2显示为一种示例半导体结构的制作方法形成开口于硬掩膜层中的示意图。图3显示为一种示例半导体结构的制作方法形成凹陷结构于衬底中的示意图。图4显示为本专利技术的半导体结构的制作方法的工艺流程图。图5显示为本专利技术的半导体结构的制作方法于实施例一中形成硬掩膜叠层于衬底上的示意图。图6显示为图5中所示硬掩膜叠层的放大图。图7显示为本专利技术的半导体结构的制作方法于实施例一中形成开口于硬掩膜叠层中的示意图。图8显示为本专利技术的半导体结构的制作方法于实施例一中以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中的示意图。图9显示为本专利技术的半导体结构的制作方法于实施例一中去除硬掩膜叠层的示意图。图10显示为本专利技术的半导体结构的制作方法于实施例二中形成硬掩膜叠层于衬底上的示意图。图11显示为图10中所示硬掩膜叠层的放大图。图12显示为本专利技术的半导体结构的制作方法于实施例二中形成开口于硬掩膜叠层中的示意图。图13显示为本专利技术的半导体结构的制作方法于实施例二中以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中的示意图。图14显示为本专利技术的半导体结构的制作方法于实施例二中去除硬掩膜叠层的示意图。图15显示为硬掩膜致密度、硬掩膜开口关键尺寸与硬掩膜沉积温度的相关结果图。图16显示为本专利技术的半导体结构的制作方法于实施例三中的的工艺流程图。图17显示为本专利技术的半导体结构的制作方法于实施例三中采用硬本文档来自技高网...

【技术保护点】
1.一种半导体结构的制作方法，其特征在于，包括以下步骤：/n提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；/n形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；/n以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。/n

【技术特征摘要】
1.一种半导体结构的制作方法，其特征在于，包括以下步骤：
提供一衬底，形成厚度方向上沉积温度梯度变化的硬掩膜叠层于所述衬底上，所述硬掩膜叠层包括至少两层硬掩膜层，不同的所述硬掩膜层对应不同的所述沉积温度；
形成开口于所述硬掩膜叠层中，所述开口暴露出所述衬底上表面，且所述开口的顶端尺寸与底端尺寸不同；
以具有所述开口的所述硬掩膜叠层为掩膜，形成凹陷结构于所述衬底中。


2.根据权利要求1所述的半导体结构的制作方法，其特征在于：采用相同的刻蚀条件形成所述开口，所述开口的宽度在厚度方向上呈梯度变化。


3.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述开口至少有两段采用不同的刻蚀条件，其中，至少有一段的宽度在厚度方向上呈梯度变化，且最下面一段具有垂直侧壁。


4.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次降低，所述开口至少有一段的宽度自上而下梯度减小。


5.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述硬掩膜叠层在厚度方向上的沉积温度自下而上依次升高，所述开口至少有一段的宽度自上而下梯度增大。


6.根据权利要求1所述的半导体结构的制作方法，其特征在于：沉积温度较高的所述硬掩膜层的致密度高于沉积温度较低的所述硬掩膜层的致密度。


7.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述硬掩膜叠层自下而上依次包括下层硬掩膜层、中层硬掩膜层及上层硬掩膜层，所述上层硬掩膜层的致密度高于所述下层硬掩膜层及所述中层硬掩膜层的致密度。


8.根据权利要求7所述的半导体结构的制作方法，其特征在于：所述下层硬掩膜层包括至少两层采用不同沉积温度的所述硬掩膜层，所述中层硬掩膜层及所述上层硬掩膜层分别包括至少一层所述硬掩膜层。


9.根据...

【专利技术属性】
技术研发人员：羅興安，封铁柱，张高升，万先进，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42