半导体器件及其形成方法技术

本发明专利技术的实施例提供了半导体器件及其形成方法。提供包括第一导电部件和围绕第一导电部件的第一层间电介质(ILD)的结构。在第一导电部件上但不在第一ILD上形成自组装层。在第一ILD上方但不在第一导电部件上方形成第一介电层。在第一导电部件上方和第一ILD上方形成第二ILD。在第二ILD中蚀刻开口。开口至少部分地与第一导电部件对准。第一介电层保护位于其下面的第一ILD的部分免受蚀刻。用导电材料填充开口，以在开口中形成第二导电部件。

Semiconductor device and its forming method

【技术实现步骤摘要】
半导体器件及其形成方法
本专利技术的实施例涉及半导体领域，并且更具体地，涉及半导体器件及其形成方法。
技术介绍
半导体集成电路(IC)工业已经经历了快速增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。然而，这种进步已经增加了处理和制造IC的复杂性，并且为了实现这些进步，需要IC处理和制造中的类似发展。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小部件)已经减小。减小几何尺寸在半导体制造中存在挑战。例如，随着几何尺寸持续减小，重叠控制变得更加困难，这可能导致可靠性问题和/或器件性能下降。又例如，传统器件可能具有过多的寄生电容。因此，虽然现有的半导体器件及其制造对于它们的预期目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
技术实现思路
根据本专利技术的实施例，提供了一种形成半导体器件的方法，包括：提供包括第一导电部件和围绕所述第一导电部件的第一层间电介质(ILD)的结构；在所述第一导电部件上选择性地形成自组装层；在所述第一层间电介质上方选择性地形成第一介电层；在所述第一导电部件上方和所述第一层间电介质上方形成第二层间电介质；在所述第二层间电介质中蚀刻开口，其中，所述开口至少部分地与所述第一导电部件对准，其中，所述第一介电层保护位于其下面的所述第一层间电介质的部分免受蚀刻；以及用导电材料填充所述开口，以在所述开口中形成第二导电部件。根据本专利技术的实施例，提供了一种半导体器件，包括：第一导电部件；第一层间电介质(ILD)，围绕所述第一导电部件；第一介电层，设置在所述第一层间电介质上方，其中，所述第一介电层具有比所述第一层间电介质大的介电常数；以及第二导电部件，设置在所述第一导电部件上方并且至少部分地与所述第一导电部件对准，其中，所述第一介电层的至少部分设置在所述第一层间电介质和所述第二导电部件之间。根据本专利技术的实施例，提供了一种半导体器件，包括：第一金属元件；第一层间电介质(ILD)，围绕所述第一金属元件；第一介电层，设置在所述第一层间电介质上方但不设置在所述第一金属元件上方；第二介电层，设置在所述第一介电层上方，其中，所述第二介电层具有比所述第一介电层大的介电常数；第二层间电介质，设置在所述第二介电层上方，其中，在所述第二层间电介质和所述第二介电层之间存在蚀刻选择性；以及第二金属元件，垂直延伸穿过所述第二层间电介质，其中，所述第二金属元件至少部分地与所述第一金属元件对准并且电连接至所述第一金属元件，并且其中，所述第一介电层的部分或所述第二介电层的部分层设置在所述第二金属元件和所述第一层间电介质之间。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1至图2是根据本专利技术的实施例的处于各个制造阶段的半导体器件的截面图。图3A至图3B是根据本专利技术的各个实施例的自组装层和其上形成自组装层的表面的立体图。图4至图9是根据本专利技术的实施例的处于各个制造阶段的半导体器件的截面图。图10是示例性FinFET器件的立体图。图11是根据本专利技术的实施例的用于制造半导体器件的方法的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，为了简单和清楚起见，各个部件可以以不同的比例任意地绘制。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。例如，如果翻转附图中的器件，则描述为在其它元件或部件“下面”或“之下”的元件将定向在其它元件或部件“之上”。因此，示例性术语“下面”可以包括之上和下面的方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步地，当用“约”、“大约”等描述数字或数字范围时，该术语旨在包括合理范围内的数字，包括所描述的数字，诸如所描述数字的+/-10％或本领域技术人员理解的其它值。例如，术语“约5nm”包括在从4.5nm至5.5nm的尺寸范围。本专利技术总体针对但不限于减少或防止与重叠控制相关的问题。重叠可以是指诸如集成电路(IC)芯片的半导体器件中的不同层的各个部件之间的对准。例如，IC芯片可以包括由多个互连层(也称为不同的金属化层)构成的互连结构。每个互连层均可以包括由层间电介质(ILD)围绕的一个或多个导电部件，诸如通孔、接触件或金属线。在一些情况下，一个互连层的导电部件(例如，金属线或通孔)可能需要电连接至另一互连层的导电部件(例如，另一通孔或另一金属线)，并且因此期望将这两个导电部件垂直对准。如果重叠控制不令人满意，则两个导电部件之间可能存在大量未对准，这可能导致诸如ILD的过蚀刻的问题，这进而可能导致可靠性和/或性能问题，诸如时间依赖性介电击穿(TDDB)或其它泄漏问题。为了克服上述问题，本专利技术在互连层上方选择性地形成介电层，从而使得介电层形成在层间电介质(ILD)的上表面上，但不形成在导电部件(例如，通孔、接触件或金属线)的上表面上。这通过首先在导电部件的上表面上但不在ILD的上表面上形成自组装层来实现。自组装层防止在导电部件的上表面上形成介电层，例如通过阻挡用于形成介电层的沉积工艺(例如，原子层沉积)的前体。形成在ILD上但不形成在导电部件上的介电层在随后的蚀刻工艺中用作蚀刻停止层，该随后的蚀刻工艺实施为形成应该与导电部件对准的通孔。如上所述，在实际的半导体制造中，重叠控制可能不是最佳的，特别是当几何尺寸缩小时，这导致通孔和导电部件之间的未对准。如果没有形成介电层，则未对准可能导致位于通孔下面并且与导电部件相邻的ILD的不期望的蚀刻。然而，根据本专利技术的各个方面，介电层在通孔蚀刻工艺期间用作蚀刻停止层并且保护位于其下面的ILD的部分免受蚀刻。因此，产生的半导体器件具有更好的可靠性和/或增强的性能。在一些实施例中，本专利技术可以形成包括位于ILD上方的多个介电层的堆叠件。堆叠件中的介电层可以具有不同的材料成分，例如不同的介电常数。例如，具有较低介电常数的介电层形成在堆叠件的底部，而具有较本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：/n提供包括第一导电部件和围绕所述第一导电部件的第一层间电介质(ILD)的结构；/n在所述第一导电部件上选择性地形成自组装层；/n在所述第一层间电介质上方选择性地形成第一介电层；/n在所述第一导电部件上方和所述第一层间电介质上方形成第二层间电介质；/n在所述第二层间电介质中蚀刻开口，其中，所述开口至少部分地与所述第一导电部件对准，其中，所述第一介电层保护位于其下面的所述第一层间电介质的部分免受蚀刻；以及/n用导电材料填充所述开口，以在所述开口中形成第二导电部件。/n

【技术特征摘要】
20180627 US 62/690,543;20181026 US 16/171,4361.一种形成半导体器件的方法，包括：
提供包括第一导电部件和围绕所述第一导电部件的第一层间电介质(ILD)的结构；
在所述第一导电部件上选择性地形成自组装层；
在所述第一层间电介质上方选择性地形成第一介电层；
在所述第一导电部件上方和所述第一层间电介质上方形成第二层间电介质；
在所述第二层间电介质中蚀刻开口，其中，所述开口至少部分地与所述第一导电部件对准，其中，所述第一介电层保护位于其下面的所述第一层间电介质的部分免受蚀刻；以及
用导电材料填充所述开口，以在所述开口中形成第二导电部件。


2.根据权利要求1所述的形成半导体器件的方法，其中，形成所述第一介电层包括使用前体实施沉积工艺，并且其中，在所述第一介电层的形成期间，所述自组装层防止所述前体形成在所述第一导电部件上。


3.根据权利要求1所述的形成半导体器件的方法，其中，形成所述自组装层包括沉积所述自组装层，所述自组装层包括头部基团和尾部基团，其中，所述头部基团包括磷、硫或硅，并且其中，所述尾部基团包括有机材料。


4.根据权利要求3所述的形成半导体器件的方法，还包括：通过热处理、通过等离子体处理或通过施加化学物质来去除尾部基团。


5.根据权利要求1所述的形成半导体器件的方法，其中，所述蚀刻被配置为使得所述第二层间电介质具有比所述第一介电层显著大的蚀刻速率。


6.根据权利要求1所述的形成半导体器件的方法，还包括：在所述第一导电部件上方和所述第一层间电介质...

【专利技术属性】
技术研发人员：李劭宽，黄心岩，吴永旭，李承晋，陈海清，眭晓林，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71