半导体器件和总线生成器制造技术

本公开的实施例涉及半导体器件和总线生成器。主设备向存储器发出访问请求。存储器控制器经由总线接收访问请求。访问控制单元通过授予访问权限来控制由主设备发出的访问请求到存储器控制器的输出。访问控制单元根据授予的访问权限被使用的概率，基于等于或大于0且小于1的权重来管理指示访问权限可以被授予的次数的可授予权限次数，并且在可授予权限次数的范围内授予访问权限。

Semiconductor devices and bus generators

【技术实现步骤摘要】
半导体器件和总线生成器相关申请的交叉引用于2018年6月22日提交的日本专利申请No.2018-118706的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。
技术介绍
本专利技术涉及半导体器件，并且例如涉及用于访问存储器的半导体器件。本专利技术还涉及用于在半导体器件中生成总线的总线生成器。国际公布No.2017/056132公开了一种总线系统中的访问控制，其中多个总线主设备被连接到公共总线。国际公布No.2017/056132中描述的半导体器件包括多个主设备、存储器控制器、连接多个主设备和存储器控制器的总线、以及中央总线控制器。国际公布No.2017/056132公开了中央总线控制器监测每个主设备的传输量，并且基于每个主设备的保留带宽、监测的传输量和可授予权限次数来选择要被授予访问权限的主设备。在国际公布No.2017/056132中，中央总线控制器控制对与每个主设备相对应的子总线控制器的请求发布控制单元的访问权限的授予。当从中央总线控制器授予访问权限时以及当主设备发出访问请求时，请求发布控制单元向存储器控制器输出访问请求。当授予访问权限并且主设备未发出访问请求时，请求发布控制单元向中央总线控制器返回访问权限而不使用访问权限。当未从中央总线控制器授予访问权限时，请求发布控制单元禁止由主设备发出的访问请求到存储器控制器的输出。换言之，在国际公布No.2017/056132中，未被授予访问权限的主设备的请求在存储器控制器与主设备之间的总线上被掩盖。在国际公布No.2017/056132中，当存储器控制器中的缓冲器被释放时，中央总线控制器从存储器控制器接收缓冲器释放通知。每次授予访问权限时，中央总线控制器将可授予权限次数减少1，并且每次缓冲器被释放时，中央总线控制器将可授予权限次数增加1。通过根据存储器控制器中的处理状态授予访问权限，可以避免缓冲器变满而仍然有访问请求未处理，并且可以避免存储器控制器不接受需要低延迟的访问请求的情况。
技术实现思路
这里，在国际公布No.2017/056132中，由中央总线控制器授予的访问权限到达请求发布控制单元需要几个周期到约二十个周期，这取决于中央总线控制器与请求发布控制单元之间的物理距离。在返回访问权限的情况下，类似地，所返回的访问权限到达中央总线控制器需要几个周期到约二十个周期。在返回访问权限之前，中央总线控制器认识到请求发布控制单元使用访问权限，并且访问权限在从授予访问权限到返回的时段内仍然被消耗。因此，期望更有效地使用可以返回的访问权限。根据本说明书和附图的描述，其他目的和新特征将很清楚。根据一个实施例，一种半导体器件包括通过授予访问权限来控制由主设备发出的访问请求到存储器控制器的输出的访问控制单元。访问控制单元根据授予的访问权限被使用的概率，基于等于或大于0且小于1的权重来管理可授予访问权限次数，并且在可授予访问权限次数的范围内授予访问权限。根据上述实施例，即使在各种情况下，也可以消除总线上的请求的拥塞，并且可以提高存储器效率。附图说明图1是示出根据第一实施例的包括半导体器件的电子设备的框图；图2是示出中央总线控制器的配置的示例的框图；图3是示出权限授予选择控制单元的配置的示例的框图；图4是示出与可授予权限次数的管理相关的部分的操作步骤的流程图；图5是示出一个方面的电子设备的框图；图6是示出根据第二实施例的在电子设备中使用的权限授予选择控制单元的配置的示例的框图；图7是示出根据第三实施例的包括半导体器件的电子设备的框图；图8是示出在第三实施例中使用的中央总线控制器的配置的框图；图9是示出一个方面的电子设备的一部分的框图；图10是根据第四实施例的在电子设备中使用的存储器控制器；图11是示出总线生成器的硬件配置的示例的框图；图12是示出总线设计的示意性流程的流程图；图13是示出用于输入设置信息的屏幕的示例的图；以及图14是示出去往总线生成器的输入数据和来自总线生成器的输出数据的框图。具体实施方式在描述实施例之前，将描述产生以下实施例的背景。在具有用于访问双倍数据速率(DDR)存储器的主设备的实际产品中，DDR存储器的有效带宽根据情况变化约50％至75％，并且需要高效率。另外，虽然有必要缩短需要实时性能的主设备的访问延迟，但是这也有变化，并且必须始终将访问延迟设置为低延迟。当在某种程度上允许延迟时，可以通过等待直到在存储器控制器中在某种程度上累积对存储器的访问请求并且然后执行调度来增强存储器访问效率(其中考虑到存储器访问的类型(读和写)、地址等，访问请求的处理顺序被改变)。然而，在优先考虑具有高优先级的要求低延迟的请求的情况下，不可能等待直到在存储器控制器中累积了一定数目的访问请求，并且要调度的访问请求的数目减少。因此，无法实现有效的存储器访问，并且带宽效率降低。因此，需要能够满足这些冲突的要求的存储器访问系统。访问权限的利用率根据主设备和情况而变化，并且在某些情况下，所返回的访问权限的数目可能很小，而在其他情况下，所返回的访问权限的数目可能很大。换言之，在某些情况下，访问权限的利用率可能很高，而在其他情况下，访问权限的利用率可能较低。当每个主设备的访问权限的利用率很高时，即使授予访问权限的次数的上限(最大可授予权限次数)很小，存储器效率也很高。然而，已经发现，当根据利用率很低的情况将最大可授予权限次数设置为很大数目时，如果每个主设备的访问权限的利用率增加，则访问请求在总线上拥塞，并且延迟恶化。作为这种考虑的结果，本专利技术人已经提出了以下实施例。在下文中将参考附图描述优选实施例。为了说明的清楚，适当地或部分地省略和简化以下描述和附图。在附图中图示为用于执行各种处理的功能块的这些元件可以以硬件方式被配置为具有中央处理单元(CPU)、存储器或任何其他电路，并且可以以软件方式被实现为具有加载到存储器中的程序。本领域技术人员可以理解，这些功能块可以以多种形式被实现，例如，仅通过硬件、软件或其组合来实现，并且不限于这些中的任何一种。在图示中，相同的组成元素由相同的附图标记标识，并且不再反复描述。上述程序使用各种类型的非暂态计算机可读介质存储，并且可以被提供给计算机。非暂态计算机可读介质包括各种类型的基本记录介质。非暂态计算机可读介质的示例包括磁记录介质(例如，软盘、磁带、硬盘)、磁光记录介质(例如，磁光盘)、紧凑型光盘只读存储器(CD-ROM)CD-R、CD-R/W和半导体存储器(例如，掩模ROM、可编程ROM(PROM)、可擦除PROM(EPROM)、闪存ROM、随机存取存储器(RAM))。可以使用各种类型的非暂态计算机可读介质将程序提供给计算机。非暂态计算机可读介质的示例包括电信号、光信号和电磁波。非暂态计算机可读介质可以通过有线通信路径(诸如电线和光纤)或无线通信路径向计算机提供程序。在下面的优选实施例中，根据需要，为了方便起见，将对分开的多个部分或优选实施例进行描述，然而，除本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n主设备，向存储器发出访问请求；/n存储器控制器，经由总线被耦合到所述主设备，并且根据所述访问请求访问所述存储器；以及/n访问控制单元，通过授予访问权限来控制由所述主设备向所述存储器控制器发出的所述访问请求的输出，/n其中所述访问控制单元根据被授予的访问权限被使用的概率、基于等于或大于0且小于1的权重，来管理指示能够被授予所述访问权限的次数的可授予权限次数，并且在所述可授予权限次数的范围内授予所述访问权限。/n

【技术特征摘要】
20180622 JP 2018-1187061.一种半导体器件，包括：
主设备，向存储器发出访问请求；
存储器控制器，经由总线被耦合到所述主设备，并且根据所述访问请求访问所述存储器；以及
访问控制单元，通过授予访问权限来控制由所述主设备向所述存储器控制器发出的所述访问请求的输出，
其中所述访问控制单元根据被授予的访问权限被使用的概率、基于等于或大于0且小于1的权重，来管理指示能够被授予所述访问权限的次数的可授予权限次数，并且在所述可授予权限次数的范围内授予所述访问权限。


2.根据权利要求1所述的半导体器件，
其中所述访问控制单元包括：
子总线控制器，包括接收由所述主设备发出的所述访问请求的请求发布控制单元；以及
中央总线控制器，向所述请求发布控制单元授予所述访问权限，
其中当从所述中央总线控制器授予所述访问权限时，所述请求发布控制单元使用所述访问权限向所述存储器控制器输出所述访问请求，而当被未授予所述访问权限时，所述请求发布控制单元禁止向所述存储器控制器输出所述访问请求。


3.根据权利要求2所述的半导体器件，其中当从所述中央总线控制器授予所述访问权限、并且未从所述主设备接收到所述访问请求时，所述请求发布控制单元返回到所述中央总线控制器，而不使用所述访问权限。


4.根据权利要求2所述的半导体器件，其中每次授予所述访问权限时，所述中央总线控制器从所述可授予权限次数中减去所述权重。


5.根据权利要求2所述的半导体器件，
其中所述中央总线控制器基于所述权重来管理指示授予所述访问权限的次数的被授予的权限次数，以及
其中所述可授予权限次数由指示能够被授予的所述访问权限的最大次数的最大可授予权限次数与所述被授予的权限次数之间的差值来表示。


6.根据权利要求5所述的半导体器件，其中每次授予所述访问权限时，所述中央总线控制器将所述权重与所述被授予的权限次数相加。


7.根据权利要求6所述的半导体器件，
其中所述请求发布控制单元向所述中央总线控制器输出通知信号，所述通知信号指示所述访问请求是否已经使用所述访问权限被输出到所述存储器控制器，以及
其中所述中央总线控制器基于从所述请求发布控制单元输出的所述通知信号，来校正所述被授予的权限次数。


8.根据权利要求7所述的半导体器件，其中当从所述请求发布控制单元输出的所述通知信号指示所述访问权限已经被使用时，所述中央总线控制器通过所述权重与1之间的差值来校正所述被授予的权限次数，并且当从所述请求发布控制单元输出的所述通知信号指示所述访问权限尚未被使用时，所述中央总线控制器从所述被授予的权限次数中减去所述权重。


9.根据权利要求7所述的半导体器件，其中所述中央总线控制器获取所述通知信号的历史，基于所述通知信号的所述历史来计算所述访问权限的利用率，并且基于所计算的所述访问权限的利用率来生成所述权重。


10.根据权利要求5所述的半导体器件，
其中所述存储器控制器包括用于接收和存储所述访问请求的请求缓冲器，并且当基于被存储在所述请求缓冲器中的所述访问请求的存储器访问被处理、并且所述请求缓冲器的条目被释放时，所述存储器控制器向所述中央总线控制器输出指示所述请求缓冲器被释放的释放通知信号，以及
其中当从所述存储器控制器接收到所述释放通知信号时，所述中央总线控制器将所述被授予的权限次数减少1。


11.根据权利要求2所述的半导体器件，
其中所述主设备包括第一主设备，
其中所述子总线控制器包括第一子总线控制器，
其中所述请求发布控制单元包括第一请求发布控制单元，以及
其中所述半导体器件还包括：
第二主设备，向所述存储器发出所述访问请求；
第二子总线控制器，包括接收由所述第二主设备发出的所述访问请求的第二请求发布控制单元；以及
互连，仲裁从所述第一主设备和所述第二主设备输出的所述访问请求，并且向所述存储器控制器输出所述仲裁的访问请求，其中所述第一子总线控制器经由第一总线被设置在所述第一主设备与所述互连之间，以及
其中所述第二子总线控制器经由第二总线被设置在所述第二主设备与所述互连之间。


12.根据权利要求11所述的半导体器件，其中为所述第一主设备和所述第二主设备中的每个主设备设置所述权重。


13.根据权利要求11的半导体器件，
其中所述互连向所述中央控制器输出标识发出被输出到所述存储器控制器的所述访问请求的所述第一主设备或所述第二主设备的信息...

【专利技术属性】
技术研发人员：早川雄贵，平木俊行，山中翔，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本;JP