一种存储器和存储器系统技术方案

本发明专利技术提供一种存储器和存储器系统，存储器包括存储阵列、IO引脚及控制器，还包括：数据极性处理模块，设置在存储阵列和IO引脚之间，控制端与控制器相连，当数据极性处理模块接收控制器发送的第一控制信号时，数据极性处理模块对存储阵列和IO引脚之间的数据极性进行反相处理；当数据极性处理模块接收控制器发送的第二控制信号时，数据极性处理模块不对存储阵列和IO引脚之间的数据极性进行处理。本发明专利技术的存储器可以对数据极性进行反相处理，在存储器与其它数据极性相反的存储器应用在同一系统时，可以便于实现数据极性的统一，且当存储器不对数据极性进行反相处理时，存储器可以直接应用到产品中，提高了本发明专利技术的存储器的应用范围。

【技术实现步骤摘要】
一种存储器和存储器系统
本专利技术涉及存储
，特别是涉及一种存储器和一种存储器系统。
技术介绍
Flash(闪存)存储器是一种非易失存储器，Flash存储器具有非易失性、存储容量大等优点，被广泛应用于系统外存。Flash存储器根据串并联结构分为NANDFlash存储器和NORFlash存储器，Flash存储器通过对浮栅结构的存储单元的栅极或者衬底加高压，在浮栅上积累电子或者消除电子来相应的实现写操作或擦除操作，从而将数据“0”、“1”存储在Memorycell中，其中，在Flash存储器中“0”代表写单元，“1”代表擦除单元。Dram(DynamicRandomAccessMemory，动态随机存取存储器)存储器是一种易失存储器，Dram存储器具有易失性、读写速度快等优点，被广泛应用于系统内存。Dram存储器通过开关对电容充电或者放电来相应的实现存储数据“1”、“0”的操作，其中，在Flash存储器中“1”代表写单元，“0”代表擦除单元。由于Dram存储器中数据的极性与Flash存储器中数据的极性是相反的，导致现有Flash存储器需要额外的存储器(例如缓存)才能应用到Dram存储器所在的系统中，使得现有Flash存储器应用到Dram存储器所在的系统的成本很高。
技术实现思路
鉴于上述问题，本专利技术实施例的目的在于提供一种存储器和一种存储器系统，以解决现有Flash存储器需要额外的存储器才能应用到Dram存储器所在的系统中，应用成本高的问题。为了解决上述问题，本专利技术实施例公开了一种存储器，包括存储阵列、IO(Input/Output，输入/输出)引脚及控制器，所述存储器还包括：数据极性处理模块，所述数据极性处理模块设置在所述存储阵列和所述IO引脚之间，所述数据极性处理模块的控制端与所述控制器相连，当所述数据极性处理模块接收所述控制器发送的第一控制信号时，所述数据极性处理模块对所述存储阵列和所述IO引脚之间的数据极性进行反相处理；当所述数据极性处理模块接收所述控制器发送的第二控制信号时，所述数据极性处理模块不对所述存储阵列和所述IO引脚之间的数据极性进行处理。可选地，所述第一控制信号和所述第二控制信号为预设的控制信号，或所述第一控制信号和所述第二控制信号为从所述存储器外部输入的控制信号。可选地，所述数据极性处理模块包括第一反相模块和第一开关，其中，所述第一反相模块设置在所述存储阵列和所述IO引脚之间，所述第一反相模块包括：第一反相电路；第二开关，所述第二开关与所述第一反相电路相连，所述第二开关的控制端与所述控制器相连，所述第一控制信号控制所述第二开关导通；所述第一开关分别与所述第一反相模块的两端相连，所述第一开关的控制端与所述控制器相连，所述第二控制信号控制所述第一开关导通。可选地，所述存储器包括写通路和读通路，所述数据极性处理模块包括：第一数据极性处理子模块，所述第一数据极性处理子模块设置在所述存储阵列与所述写通路之间或所述第一数据极性处理子模块设置在所述写通路与所述IO引脚之间或所述第一数据极性处理子模块设置在所述写通路内，所述第一数据极性处理子模块与所述控制器相连；当所述第一数据极性处理子模块接收所述第一控制信号时，所述第一数据极性处理子模块对所述写通路的数据极性进行反相处理；当所述第一数据极性处理子模块接收所述第二控制信号时，所述第一数据极性处理子模块不对所述写通路的数据极性进行处理；第二数据极性处理子模块，所述第二数据极性处理子模块设置在所述存储阵列与所述读通路之间或所述第二数据极性处理子模块设置在所述读通路与所述IO引脚之间或所述第二数据极性处理子模块设置在所述读通路内，所述第二数据极性处理子模块与所述控制器相连；当所述第一数据极性处理子模块接收所述第一控制信号时，所述第二数据极性处理子模块接收所述第二控制信号，所述第二数据极性处理子模块不对所述读通路的数据极性进行处理；当所述第一数据极性处理子模块接收所述第二控制信号时，所述第二数据极性处理子模块接收所述第一控制信号，所述第二数据极性处理子模块对所述读通路的数据极性进行反相处理。可选地，所述第一数据极性处理子模块包括第二反相模块和第三开关，其中，所述第二反相模块包括：第二反相电路；第四开关，所述第四开关与所述第二反相电路相连，所述第四开关的控制端与所述控制器相连，所述第一控制信号控制所述第四开关导通；所述第三开关分别与所述第二反相模块的两端相连，所述第三开关的控制端与所述控制器相连，所述第二控制信号控制所述第三开关导通。可选地，所述第二数据极性处理子模块包括第三反相模块和第五开关，其中，所述第三反相模块包括：第三反相电路；第六开关，所述第六开关与所述第三反相电路相连，所述第六开关的控制端与所述控制器相连，所述第一控制信号控制所述第六开关导通；所述第五开关分别与所述第三反相模块的两端相连，所述第五开关的控制端与所述控制器相连，所述第二控制信号控制所述第五开关导通。可选地，所述存储器为Flash存储器。为了解决上述问题，本专利技术实施例还公开了一种存储器系统，包括所述的存储器、第一存储器和存储器控制系统，所述存储器与所述第一存储器的数据极性相反，所述存储器控制系统的数据极性与所述第一存储器的数据极性一致。可选地，所述第一存储器为Dram存储器。本专利技术实施例包括以下优点：在存储器中增加数据极性处理模块，将数据极性处理模块设置在存储阵列和IO引脚之间，数据极性处理模块的控制端与控制器相连，设置当数据极性处理模块接收控制器发送的第一控制信号时，数据极性处理模块对存储阵列和IO引脚之间的数据极性进行反相处理；设置当数据极性处理模块接收控制器发送的第二控制信号时，数据极性处理模块不对存储阵列和IO引脚之间的数据极性进行处理。这样，本专利技术实施例的存储器无需额外的存储器，而仅需增加一数据极性处理模块即可以对数据极性进行反相处理，在存储器与其它数据极性相反的存储器应用在同一系统时，便于实现数据极性的统一，应用成本低，且当存储器不对数据极性进行反相处理时，存储器仍可以直接应用到产品中，提高了本专利技术实施例的存储器的应用范围。附图说明图1是本专利技术的一种存储器实施例的结构框图；图2是本专利技术的一种存储器实施例的结构示意图；图3是本专利技术的另一种存储器实施例的结构示意图；图4是本专利技术的一种存储器系统实施例的结构框图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本专利技术作进一步详细的说明。参照图1，其示出了本专利技术的一种存储器1实施例的结构框图，该存储器1包括存储阵列10、IO引脚20及控制器30，该存储器1还包括：数据极性处理模块40，数据极性处理模块40设置在存储阵列10和IO引脚20之间，数据极性处理模块40的控制端与控制器30相连，当数据极性处理模块40接收控制器30发本文档来自技高网...

【技术保护点】
1.一种存储器，其特征在于，包括存储阵列、IO引脚及控制器，所述存储器还包括：/n数据极性处理模块，所述数据极性处理模块设置在所述存储阵列和所述IO引脚之间，所述数据极性处理模块的控制端与所述控制器相连，当所述数据极性处理模块接收所述控制器发送的第一控制信号时，所述数据极性处理模块对所述存储阵列和所述IO引脚之间的数据极性进行反相处理；当所述数据极性处理模块接收所述控制器发送的第二控制信号时，所述数据极性处理模块不对所述存储阵列和所述IO引脚之间的数据极性进行处理。/n

【技术特征摘要】
1.一种存储器，其特征在于，包括存储阵列、IO引脚及控制器，所述存储器还包括：
数据极性处理模块，所述数据极性处理模块设置在所述存储阵列和所述IO引脚之间，所述数据极性处理模块的控制端与所述控制器相连，当所述数据极性处理模块接收所述控制器发送的第一控制信号时，所述数据极性处理模块对所述存储阵列和所述IO引脚之间的数据极性进行反相处理；当所述数据极性处理模块接收所述控制器发送的第二控制信号时，所述数据极性处理模块不对所述存储阵列和所述IO引脚之间的数据极性进行处理。


2.根据权利要求1所述的存储器，其特征在于，所述第一控制信号和所述第二控制信号为预设的控制信号，或所述第一控制信号和所述第二控制信号为从所述存储器外部输入的控制信号。


3.根据权利要求1所述的存储器，其特征在于，所述数据极性处理模块包括第一反相模块和第一开关，其中，
所述第一反相模块设置在所述存储阵列和所述IO引脚之间，所述第一反相模块包括：
第一反相电路；
第二开关，所述第二开关与所述第一反相电路相连，所述第二开关的控制端与所述控制器相连，所述第一控制信号控制所述第二开关导通；
所述第一开关分别与所述第一反相模块的两端相连，所述第一开关的控制端与所述控制器相连，所述第二控制信号控制所述第一开关导通。


4.根据权利要求1所述的存储器，其特征在于，所述存储器包括写通路和读通路，所述数据极性处理模块包括：
第一数据极性处理子模块，所述第一数据极性处理子模块设置在所述存储阵列与所述写通路之间或所述第一数据极性处理子模块设置在所述写通路与所述IO引脚之间或所述第一数据极性处理子模块设置在所述写通路内，所述第一数据极性处理子模块与所述控制器相连；当所述第一数据极性处理子模块接收所述第一控制信号时，所述第一数据极性处理子模块对所述写通路的数据极性进行反相处理；当所述第一数据极性处理子模块接收所述第二控制信号时，所述第一数据极性处理子模块不对所述写通路的数据极性进行处理；
第二数据极性处理子模块，所述第二数据极性处理子模块...

【专利技术属性】
技术研发人员：李琪，侯志彬，朱长峰，
申请(专利权)人：合肥格易集成电路有限公司，西安格易安创集成电路有限公司，北京兆易创新科技股份有限公司，
类型：发明
国别省市：安徽;34