半导体装置、主机装置和半导体系统制造方法及图纸

提供了一种半导体装置、主机装置和半导体系统。半导体装置包括：非易失性存储器；装置接口电路，从主机接收输入/输出(I/O)请求；以及装置控制器，根据I/O请求对非易失性存储器执行数据访问，并且在完成数据访问之前的预定时间向主机发送中断。

Semiconductor devices, host devices and semiconductor systems

【技术实现步骤摘要】
半导体装置、主机装置和半导体系统相关申请的交叉引用于2018年6月20日向韩国知识产权局提交的、题为“SEMICONDUCTORDEVICEANDSEMICONDUCTORSYSTEM”(半导体装置和半导体系统)的韩国专利申请No.10-2018-0070759通过引用被整体并入本文。
本公开涉及半导体装置、主机装置和半导体系统。
技术介绍
存储系统包括能够经由各种接口彼此发送和接收数据的主机和存储装置。这些接口的示例包括UFS(通用闪存)、SCSI(小型计算机系统接口)、SAS(串行连接SCSI)、SATA(串行高级技术附件)、PCIe(外围组件互连快速)、eMMC(嵌入式多媒体卡)、FC(光纤通道)、ATA(高级技术附件)、IDE(集成驱动电子装置)、USB(通用串行总线)和IEEE1394(火线)。在此种存储系统中，主机经由接口将输入/输出(I/O)请求发送到存储装置，并且已经接收到I/O请求的存储装置处理这些I/O请求。主机能够通过轮询存储装置或者通过从存储装置接收中断主机的消息来确定存储装置是否已经完成对给定的I/O请求的处理。然而，在需要存储系统高速处理I/O请求的环境中，主机的资源使用率可能很高。因此，需要一种能够快速执行I/O处理，同时减小资源使用率的方案。
技术实现思路
本专利技术构思的至少一个实施例提供了一种能够快速完成I/O处理，同时减小资源使用率的半导体装置。本专利技术构思的至少一个实施例提供了一种能够快速完成I/O处理，同时减小处理器的使用率的半导体系统。根据本公开的示例性实施例，提供了一种半导体装置，其包括：非易失性存储器；装置接口电路，所述装置接口电路从主机接收输入/输出(I/O)请求；以及装置控制器，所述装置控制器根据所述I/O请求对所述非易失性存储器执行数据访问，并在完成所述数据访问之前的预定时间将中断发送到所述主机。根据本公开的示例性实施例，提供了一种主机装置，其包括：驱动器，所述驱动器被配置为驱动位于所述主机装置外部的存储装置；以及主机接口电路，所述主机接口电路将从所述驱动器提供的输入/输出(I/O)请求发送到所述存储装置，并且在由所述存储装置根据所述I/O请求完成数据访问之前的预定时间，从所述存储装置接收中断。根据本公开的示例性实施例，提供了一种半导体系统，其包括经由电接口连接的主机和存储装置，其中，所述主机将I/O请求发送到所述存储装置，并在根据所述I/O请求对所述存储装置完成数据访问之前的预定时间从所述存储装置接收中断，所述存储装置从所述主机接收所述I/O请求，根据所述I/O请求对包括在所述存储装置中的非易失性存储器执行所述数据访问，并在完成所述数据访问之前的预定时间将所述中断发送到所述主机。附图说明通过参考附图详细地描述本公开的示例性实施例，本公开将变得更明显，其中：图1是用于说明根据本公开的示例性实施例的半导体系统的框图；图2是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图3是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图4是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图5是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图6是用于说明根据本公开的示例性实施例的半导体系统的框图；图7是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图8是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图9是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图10是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图11是用于说明根据本公开的示例性实施例的半导体系统的框图；图12是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图13是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图14是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图15是用于说明根据本公开的示例性实施例的半导体系统的操作的图；图16是用于说明根据本公开的示例性实施例的半导体系统的框图；以及图17是用于说明根据本公开的示例性实施例的半导体系统的操作的流程图。具体实施方式在下文中，将参考附图详细描述本专利技术构思的示例性实施例。提供本专利技术构思的实施例，以便本公开将是彻底和完整的，并且将把本专利技术构思的概念完全传达给本领域普通技术人员。然而，应该理解，本专利技术构思涵盖了本专利技术构思的技术范围内的所有修改、等同物和替换。相同的附图标记自始至终指相同的元件。除非另有相反的说明，否则单数形式的术语可以包括复数形式。图1是用于说明根据本公开的示例性实施例的半导体系统的框图。参考图1，根据本公开的示例性实施例的半导体系统1包括主机100(例如，主机装置)和存储装置(也称作为半导体装置)200。在本公开的一些实施例中，主机100和存储装置200经由电接口(例如，UFS(通用闪存)、SCSI(小型计算机系统接口)、SAS(串行连接SCSI)、SATA(串行高级技术附件)、PCIe(外围组件互连快速)、eMMC(嵌入式多媒体卡)、FC(光纤通道)、ATA(高级技术附件)、IDE(集成驱动电子装置)、USB(通用串行总线)或IEEE1394(火线))彼此连接。然而，本公开的范围不限于此，而是可以应用于允许在主机100和存储装置200之间发送和接收数据的任意接口。主机100包括应用程序110、驱动器120、主机控制器130(例如，控制电路)和主机接口(I/F)单元140(例如，接口电路)。应用程序110和驱动器120可以存储在主机100的存储器中，并由主机100的处理器运行。例如，处理器可以位于主机控制器130中。在本公开的实施例中，主机100还包括缓冲存储器。缓冲存储器可以用作主机100的主存储器，或者可以用作高速缓冲存储器、临时存储数据的临时存储器。例如，应用程序110和驱动器120可以存储在主存储器中。在本公开的实施例中，缓冲存储器是包括DRAM(动态随机存取存储器)的易失性存储器，但是本公开的范围不限于此。应用程序110由主机100运行，并且可以基于半导体系统1中可用的一组命令来控制半导体系统1。驱动器120可以驱动连接到主机100的存储装置200。在实施例中，驱动器120从应用程序110接收用于控制存储装置200的I/O请求(I/OREQ)，使用主机控制器130处理I/O请求，然后可以将处理结果提供给应用程序110。应用程序110和驱动器120可以通过软件实现，但是本公开的范围不限于此。主机控制器130控制主机100内的整体操作。例如，主机控制器130可以响应于从驱动器120接收的写请求，经由主机接口单元140将在缓冲存储器中存储的数据发送到存储装置200。此外，主机控制器130还可以响应于从驱动器120接收的读请求，经由主机接口单元140从存储装置本文档来自技高网...

【技术保护点】
1.一种半导体装置，所述半导体装置包括：/n非易失性存储器；/n装置接口电路，所述装置接口电路从主机接收输入/输出请求；以及/n装置控制器，所述装置控制器根据所述输入/输出请求对所述非易失性存储器执行数据访问，并在完成所述数据访问之前的预定时间将中断发送到所述主机。/n

【技术特征摘要】
20180620 KR 10-2018-00707591.一种半导体装置，所述半导体装置包括：
非易失性存储器；
装置接口电路，所述装置接口电路从主机接收输入/输出请求；以及
装置控制器，所述装置控制器根据所述输入/输出请求对所述非易失性存储器执行数据访问，并在完成所述数据访问之前的预定时间将中断发送到所述主机。


2.根据权利要求1所述的半导体装置，其中，所述装置控制器在由于所述数据访问而将数据发送到所述主机的同时，将所述中断发送到所述主机。


3.根据权利要求1所述的半导体装置，其中，所述装置控制器在对所述非易失性存储器执行所述数据访问的同时，将所述中断发送到所述主机。


4.根据权利要求1所述的半导体装置，其中，所述装置控制器通过所述装置接口电路从所述主机接收第一时间信息，所述第一时间信息包括关于所述主机的驱动器从休眠状态到被唤醒所用的时间的信息，
所述装置控制器基于所述第一时间信息确定所述预定时间。


5.根据权利要求4所述的半导体装置，其中，所述装置控制器通过所述装置接口电路从所述主机接收第二时间信息，所述第二信息包括关于由于所述数据访问而将数据发送到所述主机所用的时间的信息，
所述装置控制器基于所述第一时间信息和所述第二时间信息确定所述预定时间。


6.根据权利要求1所述的半导体装置，其中，所述装置控制器通过所述装置接口电路从所述主机接收工作负载信息，所述工作负载信息指示与所述输入/输出请求相关联的工作的类型。


7.根据权利要求6所述的半导体装置，其中，当所述工作负载信息具有第一值时，所述装置控制器将与单个输入/输出请求对应的中断发送到所述主机，
当所述工作负载信息具有与所述第一值不同的第二值时，所述装置控制器将与多个输入/输出请求对应的中断发送到所述主机。


8.一种主机装置，所述主机装置包括：
驱动器，所述驱动器被配置为驱动位于所述主机装置外部的存储装置；以及
主机接口电路，所述主机接口电路将从所述驱动器提供的输入/输出请求发送到所述存储装置，并且在由所述存储装置根据所述输入/输出请求完成数据访问之前的预定时间，从所述存储装置接收中断。


9.根据权利要求8所述的主机装置，其中，所述驱动器在由于所述数据访问而通过所述主机接口电路从所述存储装置接收数据的同时，接收所述中断。


10.根据权利要求8所述的主机装置，其中，所述驱动器在由于所述数据访问而从所述存储装置接收数据之前，通过所述主机接口电路接收所述...

【专利技术属性】
技术研发人员：李澈，金敬镐，金石焕，黄珠荣，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR