用于半导体器件的测试装置和制造半导体器件的方法制造方法及图纸

提供了一种用于有效测试半导体封装的测试板和测试系统，以及使用该测试板和测试系统的用于半导体封装的制造方法。测试装置包括：现场可编程门阵列(FPGA)，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及存储器，被配置为存储测试结果。该FPGA包括：第一输入/输出块，被配置为输出第一数据信号；第二输入/输出块，被配置为输出第二数据信号；串行器/解串器(SerDes)电路，被配置为生成选通信号；以及偏斜校准输入/输出块，被配置为从第一输入/输出块接收第一数据信号，从第二输入/输出块接收第二数据信号，以及从SerDes电路接收选通信号。

Test devices for semiconductor devices and methods of manufacturing semiconductor devices

【技术实现步骤摘要】
用于半导体器件的测试装置和制造半导体器件的方法相关申请的交叉引用本申请要求于2018年6月12日在韩国知识产权局提交的韩国专利申请第10-2018-0067526号的权益，其公开通过引用而整体并入本文。
本专利技术构思涉及用于半导体器件的测试装置和/或制造该半导体器件的方法，更具体地，涉及用于半导体被测器件(DeviceUnderTest，DUT)的测试装置和/或使用该测试装置制造半导体器件的方法。
技术介绍
由于电子工业的快速发展和增加的用户需求，电子设备变得越来越紧凑，同时具有高性能和高容量。结果，对电子设备中的半导体器件的测试也变得更复杂。为了缩短测试时间并提高测试的准确性，测试设施越来越大。在测试期间，接收到的数据信号之间的偏斜(skew)可能影响数据信号传输的稳定性。偏斜是由数据信号传输路径之间的信号延迟的差异引起的。因此，需要用于校准数据信号之间的偏斜的方法和设备。
技术实现思路
本专利技术构思提供了一种能够有效地测试半导体器件的测试装置。本专利技术构思还提供了一种制造半导体器件的方法，该方法包括对半导体器件有效地执行测试的操作。根据本专利技术构思的一些示例实施例，提供了一种用于半导体器件的测试装置，该测试装置包括：现场可编程门阵列(FieldProgrammableGateArray，FPGA)，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及存储器，被配置为存储测试结果。FPGA包括：第一输入/输出块，被配置为输出第一数据信号；第二输入/输出块，被配置为输出第二数据信号；串行器/解串器(Serializer/Deserializer，SerDes)电路，被配置为生成选通信号；以及偏斜校准输入/输出块，被配置为从第一输入/输出块接收第一数据信号，从第二输入/输出块接收第二数据信号，以及从SerDes电路接收选通信号。根据本专利技术构思的另一示例实施例，提供了一种用于半导体器件的测试装置，该测试装置包括：测试控制器，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及存储器，被配置为存储测试结果。测试控制器包括：第一输入/输出块，被配置为输出第一数据信号；第二输入/输出块，被配置为输出第二数据信号；串行器/解串器(SerDes)电路，被配置为生成选通信号；以及偏斜校准输入/输出块，被配置为接收第一数据信号、第二数据信号和选通信号。选通信号的频率大于第一数据信号的频率和第二数据信号的频率。根据本专利技术构思的一些示例实施例，提供了一种使用包括现场可编程门阵列(FPGA)的测试装置来制造半导体器件的方法，该方法包括制造半导体器件，以及测试半导体器件。测试包括：输出第一数据信号和第二数据信号以测试半导体器件，输出第一数据信号和第二数据信号由被包括在FPGA中的第一输入/输出块和第二输入/输出块执行；接收第一数据信号和第二数据信号，接收第一数据信号和第二数据信号由被包括在FPGA中的偏斜校准输入/输出块执行；接收由串行器/解串器(SerDes)电路生成的选通信号，接收选通信号由偏斜校准输入/输出块执行；以及基于选通信号对第一数据信号和第二数据信号进行采样，采样由偏斜校准输入/输出块执行。附图说明通过结合附图的以下详细描述，将更清楚地理解本专利技术构思的实施例，其中：图1是根据一些示例实施例的测试装置的框图；图2是根据一些示例实施例的测试控制器的框图；图3是根据一些示例实施例的被包括在测试控制器中的偏斜校准输入/输出块的框图；图4是示出根据一些示例实施例的被包括在测试控制器中的偏斜校准输入/输出块的操作的时序图；图5是根据一些示例实施例的测试控制器的框图；图6是根据一些示例实施例的被包括在测试控制器中的SerDes电路的框图；以及图7是示出根据一些示例实施例的制造半导体器件的方法的流程图。具体实施方式当在本文中使用数值或等式而没有任何进一步修改时，意图是相关联的数值或等式包括围绕本领域普通技术人员已知的规定数值的公差，例如，工程公差。当指定范围时，范围包括其间的所有值，诸如0.1％的增量。图1示出了根据一些示例实施例的测试装置的框图。参考图1，用于测试半导体器件的测试装置10可以包括测试控制器100和存储器200。在一些示例实施例中，存储器200的至少一部分可以被包括在测试控制器100中。在一些示例实施例中，测试控制器100可以由诸如现场可编程门阵列(FPGA)的单个半导体芯片实施。例如，测试控制器100可以通过使用来自诸如Xilinx、AlteraLatticeSemiconductor、Microsemi、Achronix、QuickLogic、e2v和Atmel的制造商的FPGA来实施。测试控制器100可以执行数据处理和/或解释和执行命令。例如，在测试控制器100中执行的测试程序可以执行将由算法图案发生器(例如，自动测试图案发生器(AutomaticTestPatternGenerator，ATPG))生成的数据信号输入到被测器件(DUT)20，读取从DUT20输出的信号，以及将所读取的输出信号与预期图案进行比较的功能测试。当输出信号与相对于输入信号的预期图案不匹配时，测试控制器100可以将DUT20标识为次品。例如，当DUT20是或包括诸如动态随机存取存储器(DynamicRandomAccessMemory，DRAM)或NAND的半导体存储器器件时，测试程序可以使用写入操作将由算法图案发生器生成的数据写入到DUT20，使用读取操作从DUT20读取数据，以及将所读取的图案与预期图案进行比较。测试控制器100可以在其中包括串行器/解串器(SerDes)电路，并且可以使用由SerDes电路生成的选通信号来校准从测试控制器100输出到DUT20的数据信号之间的偏斜。存储器200可以存储测试图案命令、从DUT20读取的数据、和由测试控制器100执行的测试的结果。存储器200可以包括缓冲器210和储存装置220。例如，缓冲器210可以包括易失性存储器，而储存装置220可以包括非易失性存储器。在一些示例实施例中，缓冲器210可以是或包括DRAM，而储存装置220可以是或包括闪速存储器、固态驱动器(SolidStateDrive，SSD)和/或硬盘驱动器(HardDiskDrive，HDD)。缓冲器210可以临时存储从DUT20读取的数据和要发送到外部的测试结果。储存装置220可以存储测试图案命令或测试结果。测试控制器100可以附接到板衬底(boardsubstrate)11的一个表面。存储器200也可以附接到板衬底11的表面。在一些示例实施例中，测试控制器100和存储器200可以附接到板衬底11的相同表面上。DUT20可以是或包括例如系统大规模集成(SystemLargeScaleIntegration，LSI)、闪速存储器、DRAM、静态随机存取存储器(StaticRa本文档来自技高网...

【技术保护点】
1.一种用于半导体器件的测试装置，所述测试装置包括：/n现场可编程门阵列FPGA，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及/n存储器，被配置为存储测试结果，/n其中FPGA包括，/n第一输入/输出块，被配置为输出第一数据信号，/n第二输入/输出块，被配置为输出第二数据信号，/n串行器/解串器SerDes电路，被配置为生成选通信号，以及/n偏斜校准输入/输出块，被配置为从第一输入/输出块接收第一数据信号，从第二输入/输出块接收第二数据信号，以及从SerDes电路接收选通信号。/n

【技术特征摘要】
20180612 KR 10-2018-00675261.一种用于半导体器件的测试装置，所述测试装置包括：
现场可编程门阵列FPGA，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及
存储器，被配置为存储测试结果，
其中FPGA包括，
第一输入/输出块，被配置为输出第一数据信号，
第二输入/输出块，被配置为输出第二数据信号，
串行器/解串器SerDes电路，被配置为生成选通信号，以及
偏斜校准输入/输出块，被配置为从第一输入/输出块接收第一数据信号，从第二输入/输出块接收第二数据信号，以及从SerDes电路接收选通信号。


2.如权利要求1所述的测试装置，其中，所述SerDes电路被配置为输出具有比所述第一数据信号的频率和所述第二数据信号的频率大的频率的所述选通信号。


3.如权利要求1所述的测试装置，还包括：
第一数据线，被配置为将所述第一数据信号从所述第一输入/输出块发送到所述偏斜校准输入/输出块；以及
第二数据线，被配置为将所述第二数据信号从所述第二输入/输出块发送到所述偏斜校准输入/输出块，
其中所述FPGA附接到板衬底的表面，并且
所述第一数据线和所述第二数据线的至少一部分在FPGA外部上的板衬底上。


4.如权利要求3所述的测试装置，其中，所述第一数据线的物理长度等于第二数据线的物理长度。


5.如权利要求1所述的测试装置，还包括：
偏斜校准块，被配置为校准所述第一数据信号和所述第二数据信号之间的偏斜。


6.如权利要求5所述的测试装置，其中，所述偏斜校准输入/输出块包括：
第一同步电路；以及
第二同步电路，
第一同步电路被配置为基于所述第一数据信号并与所述选通信号同步来输出第一数据输出信号，
第二同步电路被配置为基于所述第二数据信号并与所述选通信号同步来输出第二数据输出信号，并且
偏斜校准块被配置为接收第一数据输出信号和第二数据输出信号，并且计算第一数据信号和第二数据信号之间的偏斜。


7.如权利要求1所述的测试装置，其中，所述SerDes电路包括锁相环PLL电路，并且
PLL电路被配置为生成所述选通信号并将所述选通信号发送到所述偏斜校准输入/输出块。


8.如权利要求1所述的测试装置，其中，所述半导体器件包括存储器器件。


9.如权利要求1所述的测试装置，其中，所述半导体器件包括系统大规模集成LSI器件。


10.一种用于半导体器件的测试装置，所述测试装置包括：
测试控制器，被配置为输出要发送到半导体器件的第一数据信号和要发送到半导体器件的第二数据信号；以及
存储器，被配置为存储测试结果，
其中测试控制器包括，
第一输入/输出块，被配置为输出第一数据信号，
第二输入/输出块，被配置为...

【专利技术属性】
技术研发人员：尹柱盛，权纯一，俞柄敃，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR