一种CMOS专用集成电路中的延时单元及延时电路制造技术

本实用新型专利技术属于CMOS专用集成电路领域，尤其是一种CMOS专用集成电路中的延时单元及延时电路，针对现有的延时电路采用主从D触发器组成的延时单元级联构成，其占用芯片面积大，功耗高，同时由于需要两相非交叠时钟，其时钟发生电路也比较复杂，限制了工作频率提高的问题，现提出如下方案，其中CMOS专用集成电路中的延时单元包括MOS管Q1，所述MOS管Q1的一端连接有输入信号A和MOS管Q2的一端。本实用新型专利技术的延时单元结构简单，芯片面积占用较小，集成度高，该电路对时钟信号要求低，对整体ASIC的时钟电路设计要求也大大降低，同时可以提高延时电路的工作频率，且可以稳定工作电流，对电路进行有效保护。

A delay unit and delay circuit in CMOS ASIC

The utility model belongs to the field of CMOS special integrated circuit, in particular to a delay unit and a delay circuit in CMOS special integrated circuit. For the existing delay circuit, a delay unit composed of a master-slave D flip-flop is used in series, which occupies a large chip area and has high power consumption. At the same time, due to the need of two-phase non overlapping clock, the clock generation circuit is relatively complex, which limits the working frequency To improve the rate, the following scheme is proposed, wherein the delay unit in CMOS ASIC includes MOS tube Q1, one end of which is connected with one end of input signal a and MOS tube Q2. The delay unit of the utility model has the advantages of simple structure, small chip area occupation and high integration degree. The circuit has low requirements for the clock signal and greatly reduces the design requirements for the clock circuit of the overall ASIC. At the same time, it can improve the working frequency of the delay circuit, stabilize the working current and effectively protect the circuit.

【技术实现步骤摘要】
一种CMOS专用集成电路中的延时单元及延时电路
本技术涉及CMOS专用集成电路
，尤其涉及一种CMOS专用集成电路中的延时单元及延时电路。
技术介绍
在CMOS专用集成电路(ASIC)中，常常需要一个延时电路来处理数据，该延时电路目前采用主从D触发器组成的延时单元级联构成，目前的结构，其占用芯片面积大，功耗高；同时由于需要两相非交叠时钟，其时钟发生电路也比较复杂，限制了工作频率的提高，且不能及时对发生电路进行过流保护，影响电路正常运行。
技术实现思路
本技术的目的是为了解决现有技术中存在延时电路采用主从D触发器组成的延时单元级联构成，其占用芯片面积大，功耗高，同时由于需要两相非交叠时钟，其时钟发生电路也比较复杂，限制了工作频率提高的缺点，而提出的一种CMOS专用集成电路中的延时单元及延时电路。为了实现上述目的，本技术采用了如下技术方案：一种CMOS专用集成电路中的延时单元，包括MOS管Q1，所述MOS管Q1的一端连接有输入信号A和MOS管Q2的一端，MOS管Q1的另一端连接有电源，MOS管Q2的另一端连接有MOS管Q3、MOS管Q4和MOS管Q6的一端，MOS管Q3的其中一端接地，MOS管Q3的另一端连接有时钟信号，MOS管Q4和MOS管Q6的另一端连接有同一个MOS管Q5，所述MOS管Q4的一端连接有电源，MOS管Q5的一端连接有时钟信号，MOS管Q6的一端接地，MOS管Q5的一端连接有MOS管Q7、和MOS管Q9的一端，MOS管Q7的另一端连接有电源，MOS管Q9的另一端接地，MOS管Q7和MOS管Q9之间连接同一个MOS管Q8，MOS管Q8的一端连接有时钟信号，MOS管Q8的一端连接有MOS管Q10和MOS管Q11的一端，MOS管Q10的另一端连接有电源，MOS管Q11的另一端连接有输出信号Y和MOS管Q12的一端，MOS管Q12的其中一端接地，MOS管Q12的另一端连接有时钟信号。优选的，所述MOS管Q1、MOS管Q4、MOS管Q5、MOS管Q7、MOS管Q8和MOS管Q10均为P型MOS管。优选的，所述MOS管Q2、MOS管Q3、MOS管Q9、MOS管Q11和MOS管Q12均为N型MOS管。本技术还提出了一种CMOS专用集成电路中的延时电路，包括多个延时单元，多个延时单元上的时钟信号相连接，多个延时单元上均连接有电源，多个延时单元均接地。优选的，多个延时单元的其中两个延时单元之间连接有同一个电阻R2的一端，电阻R2的另一端连接有三极管Z和二极管G的一端，三极管Z的一端连接在电源上，二极管G的另一端连接有电阻R1，电阻R1的一端连接在三极管Z上，电阻R1的另一端连接在电源上。本技术中，所述一种CMOS专用集成电路中的延时单元及延时电路通过给延时单元的CK端输入时钟信号，其周期为T1，延时单元输入信号A会经过D1的时间，在延时单元的Y端输出，将延时单元N个级联，组成延时电路，所有延时单元的时钟信号直接相连，VDD和GND连接各自的电源和地线，延时单元DL1的Y端连接延时单元的A端，DL2的Y端连接DL3的A端，以此类推，延时单元DLn1的Y连接延时单元DLn2的A端，给延时电路的CLK端输入时钟信号，其周期为T2，延时电路IN端的输入信号会经过D2的时间，在延时电路的OUT端输出，三极管Z是控制管，电阻R1为取样电阻，也是保护电流设定电阻，稳压管恒定了取样电阻与控制管的Ube，当输出电流小于定额时，三极管Z正常导通，从集电极输出电流，当输出电流接近定额时，电阻R1的压降增大，使得Ube减小，从而限制了输出电流，最后恒定在定额内，电阻R2为稳压管提供工作电流；本技术的延时单元结构简单，芯片面积占用较小，集成度高，该电路对时钟信号要求低，对整体ASIC的时钟电路设计要求也大大降低，同时可以提高延时电路的工作频率，且可以稳定工作电流，对电路进行有效保护。附图说明图1为本技术提出的一种CMOS专用集成电路中的延时单元的电路图；图2为本技术提出的一种CMOS专用集成电路中的延时单元时序图；图3为本技术提出的一种CMOS专用集成电路中的延时电路的电路图；图4为本技术提出的一种CMOS专用集成电路中的延时电路的时序图。具体实施方式下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。参照图1-4，一种CMOS专用集成电路中的延时单元，包括MOS管Q1，MOS管Q1的一端连接有输入信号A和MOS管Q2的一端，MOS管Q1的另一端连接有电源，MOS管Q2的另一端连接有MOS管Q3、MOS管Q4和MOS管Q6的一端，MOS管Q3的其中一端接地，MOS管Q3的另一端连接有时钟信号，MOS管Q4和MOS管Q6的另一端连接有同一个MOS管Q5，MOS管Q4的一端连接有电源，MOS管Q5的一端连接有时钟信号，MOS管Q6的一端接地，MOS管Q5的一端连接有MOS管Q7、和MOS管Q9的一端，MOS管Q7的另一端连接有电源，MOS管Q9的另一端接地，MOS管Q7和MOS管Q9之间连接同一个MOS管Q8，MOS管Q8的一端连接有时钟信号，MOS管Q8的一端连接有MOS管Q10和MOS管Q11的一端，MOS管Q10的另一端连接有电源，MOS管Q11的另一端连接有输出信号Y和MOS管Q12的一端，MOS管Q12的其中一端接地，MOS管Q12的另一端连接有时钟信号。本技术中，MOS管Q1、MOS管Q4、MOS管Q5、MOS管Q7、MOS管Q8和MOS管Q10均为P型MOS管。本技术中，MOS管Q2、MOS管Q3、MOS管Q9、MOS管Q11和MOS管Q12均为N型MOS管。一种CMOS专用集成电路中的延时电路，包括多个延时单元，多个延时单元上的时钟信号相连接，多个延时单元上均连接有电源，多个延时单元均接地。本技术中，多个延时单元的其中两个延时单元之间连接有同一个电阻R2的一端，电阻R2的另一端连接有三极管Z和二极管G的一端，三极管Z的一端连接在电源上，二极管G的另一端连接有电阻R1，电阻R1的一端连接在三极管Z上，电阻R1的另一端连接在电源上。本技术中，通过给延时单元的CK端输入时钟信号，其周期为T1，延时单元输入信号A会经过D1的时间，在延时单元的Y端输出，延时时间0≤D1≤T1，将延时单元N个级联，组成延时电路，所有延时单元的时钟信号直接相连，VDD和GND连接各自的电源和地线，延时单元DL1的Y端连接延时单元的A端，DL2的Y端连接DL3的A端，以此类推，延时单元DLn1的Y连接延时单元DLn2的A端，给延时电路的CLK端输入时钟信号，其周期为T2，延时电路IN端的输入信号会经过D2的时间，在延时电路的OUT端输出，延时时间[0+(n-1)*T2]≤D2≤n*T2，三极管Z是控制管，电阻R1为取样电阻，也是本文档来自技高网...

【技术保护点】
1.一种CMOS专用集成电路中的延时单元，包括MOS管Q1，其特征在于，所述MOS管Q1的一端连接有输入信号A和MOS管Q2的一端，MOS管Q1的另一端连接有电源，MOS管Q2的另一端连接有MOS管Q3、MOS管Q4和MOS管Q6的一端，MOS管Q3的其中一端接地，MOS管Q3的另一端连接有时钟信号，MOS管Q4和MOS管Q6的另一端连接有同一个MOS管Q5，所述MOS管Q4的一端连接有电源，MOS管Q5的一端连接有时钟信号，MOS管Q6的一端接地，MOS管Q5的一端连接有MOS管Q7、和MOS管Q9的一端，MOS管Q7的另一端连接有电源，MOS管Q9的另一端接地，MOS管Q7和MOS管Q9之间连接同一个MOS管Q8，MOS管Q8的一端连接有时钟信号，MOS管Q8的一端连接有MOS管Q10和MOS管Q11的一端，MOS管Q10的另一端连接有电源，MOS管Q11的另一端连接有输出信号Y和MOS管Q12的一端，MOS管Q12的其中一端接地，MOS管Q12的另一端连接有时钟信号。/n

【技术特征摘要】
1.一种CMOS专用集成电路中的延时单元，包括MOS管Q1，其特征在于，所述MOS管Q1的一端连接有输入信号A和MOS管Q2的一端，MOS管Q1的另一端连接有电源，MOS管Q2的另一端连接有MOS管Q3、MOS管Q4和MOS管Q6的一端，MOS管Q3的其中一端接地，MOS管Q3的另一端连接有时钟信号，MOS管Q4和MOS管Q6的另一端连接有同一个MOS管Q5，所述MOS管Q4的一端连接有电源，MOS管Q5的一端连接有时钟信号，MOS管Q6的一端接地，MOS管Q5的一端连接有MOS管Q7、和MOS管Q9的一端，MOS管Q7的另一端连接有电源，MOS管Q9的另一端接地，MOS管Q7和MOS管Q9之间连接同一个MOS管Q8，MOS管Q8的一端连接有时钟信号，MOS管Q8的一端连接有MOS管Q10和MOS管Q11的一端，MOS管Q10的另一端连接有电源，MOS管Q11的另一端连接有输出信号Y和MOS管Q12的一端，MOS管Q12的其中一端接地，MOS管Q12的另一端连接有时钟信号。
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【专利技术属性】
技术研发人员：唐本镇，
申请(专利权)人：临沂金霖电子有限公司，
类型：新型
国别省市：山东;37