实施精确占空比控制的双数据速率电路和数据生成方法技术

一种双数据速率电路包括：时钟发生器、时钟分频器和复用器。所述时钟发生器被用于接收源时钟信号以生成一对互补时钟信号。所述时钟分频器被耦合到所述时钟发生器，并且被用于仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号。所述四个多相时钟信号连续异相90°。所述复用器被耦合到所述时钟分频器，并且被用于通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择所述多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将多个数据位复用到所述输出数据流中。

【技术实现步骤摘要】
【国外来华专利技术】实施精确占空比控制的双数据速率电路和数据生成方法
本专利技术涉及高速数据处理，并且具体涉及实施精确占空比控制的双数据速率电路和数据生成方法。
技术介绍
双数据速率(DDR)系统在时钟信号的上升沿和下降沿都传输数据。因此，来自DDR电路的输出数据与时钟信号的上升沿和下降沿对齐，并且因此，时钟信号的占空比对输出数据的数据窗口具有直接影响，并且50％占空比、低抖动的时钟对于优化输出数据的计时性能是至关重要的。在常规技术中，由于用于选择输出数据的不平衡的上拉和下拉驱动强度，常规DDR电路常常遭受输出数据的不良占空比。因此，出现了对于实施精确占空比控制的双数据速率电路和数据生成方法的需求，以满足计时要求、减少数据偏斜、降低错误率并且增强系统性能。
技术实现思路
在本专利技术的一个实施例中，提供了一种双数据速率电路，其包括：时钟发生器、时钟分频器和复用器。所述时钟发生器被用于接收源时钟信号以生成一对互补时钟信号。所述时钟分频器被耦合到所述时钟发生器，并且被用于仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号。所述四个多相时钟信号连续异相90°。所述复用器被耦合到所述时钟分频器，并且被用于通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。在本专利技术的另一实施例中，公开了一种由双数据速率电路采用的数据生成方法，所述双数据速率电路包括时钟发生器、时钟分频器和复用器。所述数据生成方法包括：所述时钟发生器接收源时钟信号以生成一对互补时钟信号；所述时钟分频器仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号，所述四个多相时钟信号彼此异相90°；并且所述复用器通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。在阅读了在各个附图和图中所图示的优选实施例的以下详细描述之后，本专利技术的这些和其他目的无疑对于本领域普通技术人员而言将变得显而易见。附图说明并入本文并且形成说明书的一部分的附图图示了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并且使相关领域的技术人员能够完成和使用本公开。图1是根据本专利技术的实施例的双数据速率电路的框图。图2是图1中的DDR电路的时序图。图3是图1中的时钟发生器的框图。图4是图1中的时钟分频器的框图。图5是图1中的复用器的框图。图6和图7分别是图5中的复用器的匹配的3输入NAND门和匹配的4输入NAND门的示意图。图8是由图1中的双数据速率电路采用的数据生成方法的流程图。图9和图10分别示出了对图1中的DDR电路和常规存储器控制器两者的模拟。具体实施方式图1是根据本专利技术的实施例的双数据速率(DDR)电路1的框图，所述双数据速率电路包括时钟发生器10、时钟分频器12和复用器14。时钟发生器10被耦合到时钟分频器12，并且然后被耦合到复用器14。双数据速率电路1可以从基带电路接收4个数据位Dr0、Df0、Dr1、Df1，并且从外部时钟源接收源时钟信号CKs，并且将数据位Dr0、Df0、Dr1、Df1以源时钟信号CKs的两倍时钟速率复用到一个数据流DQ中。具体地，对数据位Dr0、Df0、Dr1、Df1中的每个数据位的复用的开始和结束分别由等量的信号边沿来控制，由此减少或消除在复用的开始与结束之间由于不平衡的上拉和下拉驱动强度和/或过程变化而引起的计时不匹配。双数据速率电路1可以是将输出数据流DQ传输到DDR存储器的DDR存储器控制器。所述外部时钟源指代双数据速率电路1外部的时钟发生器，并且可以是晶体振荡器电路。更具体地，时钟发生器10可以接收源时钟信号CKs以生成一对互补时钟信号CK、CKc。所述一对互补时钟信号CK、CKc相对于彼此具有大约180°的相位差，并且相对于源时钟信号CKs具有基本相等的计时延迟。特别地，时钟发生器10可以采用串联耦合的偶数个反相器来生成互补时钟信号CK，并且采用串联耦合的奇数个反相器来生成互补时钟信号CKc。偶数个反相器的扇出(fan-out)的总和以及奇数个反相器的扇出的总和被配置为基本相同，以确保所述一对互补时钟信号CK、CKc的基本相等的计时延迟。时钟分频器12可以仅使用所述一对互补时钟信号CK、CKc的单边沿转换来生成四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1。四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1连续异相90°。单边沿转换可以是所述一对互补时钟信号CK、CKc的上升沿或下降沿。复用器14可以通过分别在四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择数据位Dr0、Df0、Dr1、Df1中的每个数据位并且将每个选定的数据位作为输出数据流DQ输出，来将数据位Dr0、Df0、Dr1、Df1复用到输出数据流DQ中。例如，复用器14可以在四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第一多相时钟信号CKsel_L0的第一边沿转换时选择数据位Dr0、Df0、Dr1、Df1中的第一数据位Dr0作为输出数据流DQ，并且在四个多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的第二多相时钟信号CKsel_L1的第二边沿转换时取消选择数据位Dr0、Df0、Dr1、Df1中的第一数据位Dr0作为输出数据流DQ。第一多相时钟信号CKsel_L0和第二多相时钟信号CKsel_L1异相90°。所述第一边沿转换和所述第二边沿转换可以是相反的时钟边沿。例如，所述第一边沿转换可以是上升沿，而所述第二边沿转换可以是下降沿。可以使用多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的两个多相时钟信号的其他组合，基于相同的原理来选择和/或取消选择其他三个数据位Df0、Dr1、Df1，其中，两个多相时钟信号也是异相90°的。图2是DDR电路1的时序图，其包括：源时钟信号CKs；互补时钟信号CK、CKc；多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1；以及输出数据流DQ。源时钟信号CKs被用于生成具有基本相同延迟的一对互补时钟信号CK、CKc。接下来，互补时钟信号CK被用于使用互补时钟信号CK的上升沿来生成多相时钟信号CKsel_L1、CKsel_U1，并且同样地，互补时钟信号CKc被用于使用互补时钟信号CKc的上升沿来生成多相时钟信号CKsel_L0、CKsel_U0。由于仅使用上升沿，因此减小或最小化了在多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1中的任意两个多相时钟信号之间的计时偏斜。然后，多相时钟信号CKsel_L0、CKsel_L1、CKsel_U0、CKsel_U1被用于复用所述数据位Dr0本文档来自技高网...

【技术保护点】
1.一种双数据速率电路，包括：时钟发生器，其被配置为接收源时钟信号以生成一对互补时钟信号；时钟分频器，其被耦合到所述时钟发生器，并且被配置为仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号，所述四个多相时钟信号连续异相90°；以及复用器，其被耦合到所述时钟分频器，并且被配置为通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。

【技术特征摘要】
【国外来华专利技术】1.一种双数据速率电路，包括：时钟发生器，其被配置为接收源时钟信号以生成一对互补时钟信号；时钟分频器，其被耦合到所述时钟发生器，并且被配置为仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号，所述四个多相时钟信号连续异相90°；以及复用器，其被耦合到所述时钟分频器，并且被配置为通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。2.根据权利要求1所述的电路，其中：所述复用器被配置为：在所述四个多相时钟信号中的第一多相时钟信号的所述第一边沿转换时选择所述多个数据位中的第一数据位作为所述输出数据流，并且在所述四个多相时钟信号中的第二多相时钟信号的所述第二边沿转换时取消选择所述多个数据位中的所述第一数据位作为所述输出数据流；并且所述第一多相时钟信号和所述第二多相时钟信号异相90°。3.根据权利要求1所述的电路，其中，所述第一边沿转换和所述第二边沿转换是相反的时钟边沿。4.根据权利要求1所述的电路，其中，所述第一边沿转换是上升沿，并且所述第二边沿转换是下降沿。5.根据权利要求1所述的电路，其中：所述复用器包括四个3输入NAND门以及与所述四个3输入NAND门耦合的一个4输入NAND门；所述四个3输入NAND门中的每个3输入NAND门被配置为接收四个多个数据位中的一个数据位以及所述四个多相时钟信号中的两个多相时钟信号，在两个接收到的多相时钟信号中的一个多相时钟信号的所述第一边沿转换时开始输出接收到的数据位，并且在所述两个接收到的多相时钟信号中的另一个多相时钟信号的所述第二边沿转换时停止输出所述接收到的数据位，所述两个接收到的多相时钟信号异相90°；并且所述4输入NAND门被配置为接收来自所述四个3输入NAND门的相应的输出信号以生成所述输出数据流。6.根据权利要求5所述的电路，其中，所述3输入NAND门的输入在上拉路径和下拉路径中匹配，并且所述4输入NAND门的输入在上拉路径和下拉路径中匹配。7.根据权利要求1所述的电路，其中，所述时钟发生器包括：串联耦合的偶数个反相器，其用于生成所述互补时钟信号中的一个互补时钟信号；串联耦合的奇数个反相器，其用于生成所述互补时钟信号中的另一个互补时钟信号；并且所述偶数个反相器的扇出的总和等于所述奇数个反相器的扇出的总和。8.根据权利要求1所述的电路，其中，所述时钟分频器包括：第一对交叉耦合的触发器，其被配置为接收所述互补时钟信号中的一个互补时钟信号，以生成所述四个多相时钟信号中的相位相反的两个多相时钟信号；以及第二对交叉耦合的触发器，其被配置为接收所述互补时钟信号中的另一个互补时钟信号，以生成所述四个多相时钟信号中的相位相反的另外两个多相时钟信号。9.根据权利要求1所述的电路，其中，所述复用器还包括保持器电路，所述保持器电路被配置为在待机模式期间将所述输出数据流保持在稳定状态。10.一种由双数据速率电路采用的数据生成方法，所述双数据速率电...

【专利技术属性】
技术研发人员：宋立东，J·金，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42