控制电路、半导体存储器设备、信息处理设备以及控制方法技术

[问题]提供一种控制电路，其能够通过简单的配置，不仅抑制功耗的增加，而且还防止写入错误和存储器元件的破坏。[解决方案]本发明专利技术提供一种控制电路，其对于具有源极线、位线、设置在源极线和位线之间并且通过字线的电位导通或断开的晶体管、以及与晶体管串联连接的存储器元件的存储器单元，响应于字线的激活输出用于使在源极线和位线中累积的电荷放电的信号，并且在开始写入或读取之前输出用于使源极线和位线进入浮置状态的信号。

Control circuit, semiconductor memory device, information processing device and control method

【技术实现步骤摘要】
【国外来华专利技术】控制电路、半导体存储器设备、信息处理设备以及控制方法
本公开涉及控制电路、半导体存储器设备、信息处理设备以及控制方法。
技术介绍
作为用于降低自旋转移力矩磁阻随机存取存储器(STT-MRAM)中的功耗的措施，存在一种在待机时将源极线和位线保持在浮置状态的方法。此外，公开了一种通过在源极线和位线之间插入晶体管以使源极线和位线短路来防止破坏磁隧道结(MTJ)元件的方法(例如，参见专利文献1)。引用列表专利文献专利文献1：日本专利申请公开第2014-191835号
技术实现思路
本专利技术要解决的问题然而，在专利文献1中公开的方法中，需要在所有源极线和位线之间插入晶体管，使得控制变得复杂并且布线资源增加。因此，本公开提出了一种新颖且改进的控制电路、半导体存储器设备，信息处理设备以及控制方法，其不仅可以通过简单的配置来抑制功耗的增加，而且还可以防止错误地写入和破坏存储器元件。问题的解决方法根据本公开，提供了一种控制电路，相对于包括源极线、位线、设置在源极线和位线之间并且通过字线的电位切换导通和断开的晶体管、以及与晶体管串联连接的存储器元件的存储器单元，该控制电路根据字线的激活输出用于使在源极线和位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出使源极线和位线处于浮置状态的信号。此外，根据本公开，提供了一种半导体存储器设备，包括：存储器单元，该存储器单元包括设置在源极线和位线之间的存储器元件以及与存储器元件串联设置并且通过字线的电位切换导通和断开的晶体管；以及控制电路，其根据字线的激活输出用于使在源极线和位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出用于使源极线和位线处于浮置状态的信号。此外，根据本公开，提供了一种信息处理设备，其至少包括一个半导体存储器设备。此外，根据本公开，提供了一种由处理器执行的控制方法，包括：相对于包括源极线、位线、设置在源极线和位线之间并且通过字线的电位切换导通和断开的晶体管、以及与晶体管串联连接的存储器元件的存储器单元，根据字线的激活，输出用于使在源极线和位线中累积的电荷放电的信号；以及在开始写入或读取之前，输出用于使源极线和位线处于浮置状态的信号。专利技术效果如上所述，根据本公开，可以提供一种新颖且改进的控制电路、半导体存储器设备、信息处理设备和控制方法，其不仅能够以简单的配置抑制功耗的增加，而且还可以防止错误地写入和破坏存储器元件。注意，上述效果不一定是限制性的，并且本说明书中示出的任何效果或可以从本说明书理解的其他效果可以与上述效果一起展现，或者代替上述效果。附图说明图1是示出根据本公开的实施方式的半导体存储器设备的功能配置的示例的说明图。图2是示出存储器单元阵列10的电路配置和存储器单元阵列10的外围的示例的说明图。图3是示出作为图2所示电路的比较示例的电路的说明图。图4是示出作为图2所示电路的比较示例的电路的说明图。图5是以时序图示出图3所示电路的操作的说明图。图6是以时序图示出图4所示电路的操作的说明图。图7是以时序图示出图2所示电路的操作的说明图。图8是示出图3所示的比较示例的电路的各线和晶体管的状态的转换的说明图。图9是示出图4所示的比较示例的电路的线和晶体管的状态的转换的说明图。图10是示出图2所示电路的线和晶体管的状态的转换的说明图。图11是示出根据同一实施方式的半导体存储器设备1的操作示例的流程图。图12是示出根据同一实施方式的半导体存储器设备1的配置的示例的说明图。图13是示出其上可以安装根据同一实施方式的半导体存储器设备1的电子设备1000的功能配置的示例的说明图。具体实施方式下面将参考附图详细描述本公开的优选实施方式。注意，在本说明书和附图中，相同的附图标记给予具有基本相同的功能配置的组成元件，并且省略多余的说明。注意，将按以下顺序给出描述。1.本公开的实施方式1.1.概述1.2.配置示例2.应用示例3.结论<1.本公开的实施方案>[1.1.概述]在详细描述本公开的实施方式之前，将描述本公开的实施方式的概述。如上所述，作为用于降低自旋转移力矩磁阻随机存取存储器(STT-MRAM)中的功耗的措施，存在一种在待机时将源极线和位线保持在浮置状态的方法。通过将源极线和位线保持在浮置状态，可以通过从VDD到VSS的流过源极线和位线的晶体管泄漏来降低功耗。当源极线和位线在待机状态下短路到VSS时，该通过电流在高温下变得特别明显，并且可以增加到与写入中的脉冲相同的程度，尽管它是待机电流。首先，为了最简单地减小泄漏电流，可以考虑通过关闭VSS侧的列开关来提高泄漏路径的电阻。然而，当在该状态下转变为活跃状态时，取决于由于漏电流而在源极线和位线中累积的电荷引起的时序，在磁隧道结(MTJ)元件上产生大的电位差，并且诸如MTJ元件中记录的数据丢失和MTJ元件的破坏的现象可能发生。这些现象可能发生是因为在源极线和位线中累积的电荷不一定是相同的量，并且在源极线和位线之间自然发生电位差。因此，公开了一种通过在源极线和位线之间插入晶体管来使源极线和位线短路以防止破坏磁隧道结(MTJ)元件的方法。如上所述，使源极线和位线短路消除了源极线和位线之间的电位差。通过消除源极线和位线之间的电位差，不会发生诸如MTJ元件中记录的数据丢失和MTJ元件的破坏的现象。然而，如果将晶体管插入所有源极线和位线对中，则不仅需要晶体管而且需要用于控制晶体管的导线。由于布线在单元阵列周围拥挤，因此不希望形成比所需更多的布线。因此，本公开人员努力研究了一种技术，该技术不仅能够以简单的配置抑制半导体存储器设备的功耗增加，而且还能够防止存储器元件的错误写入和破坏。结果，如下所述，本公开人员设计了一种技术，该技术不仅能够以简单的配置抑制半导体存储器设备的功耗增加，而且能够防止存储器元件的错误写入和破坏。[1.2.配置示例]随后，将详细描述本公开的实施方式。图1是示出根据本公开的实施方式的半导体存储器设备的功能配置的示例的说明图。以下将参照图1描述根据本公开的实施方式的半导体存储器设备的功能配置的示例。如图1所示，根据本公开的实施方式的半导体存储器设备1包括存储器单元阵列10、参考单元阵列20、VDD侧的列控制开关31和32、VSS侧的列控制开关33和34、列解码器41、字线解码器42、字线驱动器43、感测放大器50、控制电路100、命令计数器110、温度传感器120、计时器130和时钟计数器140。存储器单元阵列10包括具有以矩阵排列的存储器元件的存储器单元。在本实施方式中，作为存储器元件，使用利用电阻状态根据两端施加的电位差的极性可逆地改变的事实的元件以存储信息。作为这样的元件，如上所述可以使用MTJ元件。存储器元件具有两种可区分的电阻状态(低电阻状态和高电阻状态)。此外，存储器单元阵列10还具有沿行方向(水平方向)延伸的多个字线，以及沿列方向(垂直方向)延伸的多个位线和多个源极线。每个字线的一端连接到字线驱动器43，并且每个位线连接到VDD侧的列控制开关31和VSS侧的列控制开关33。参考单元阵列20具有以矩阵排列的多个参考单元。此外，与存储器单元阵列10类似，参考单元阵列20具有沿行方向(水平方向)延伸的多个字线，以及沿列方向(垂直方向)延伸的多个位线和多个源极线。每个字线的一端连接本文档来自技高网...

【技术保护点】
1.一种控制电路，相对于包括源极线、位线、设置在所述源极线和所述位线之间并且通过字线的电位切换导通和断开的晶体管、以及与所述晶体管串联连接的存储器元件的存储器单元，所述控制电路根据所述字线的激活输出用于使在所述源极线和所述位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出使所述源极线和所述位线处于浮置状态的信号。

【技术特征摘要】
【国外来华专利技术】2017.03.09 JP 2017-0450151.一种控制电路，相对于包括源极线、位线、设置在所述源极线和所述位线之间并且通过字线的电位切换导通和断开的晶体管、以及与所述晶体管串联连接的存储器元件的存储器单元，所述控制电路根据所述字线的激活输出用于使在所述源极线和所述位线中累积的电荷放电的信号，并且在开始写入或读取之前，输出使所述源极线和所述位线处于浮置状态的信号。2.根据权利要求1所述的控制电路，其中，响应于所述字线的激活，所述源极线和所述位线都被短路到地电位。3.根据权利要求2所述的控制电路，其中，在所述源极线和所述位线都短路到所述地电位之后，所述晶体管导通。4.根据权利要求3所述的控制电路，其中，在所述晶体管导通之后输出用于使所述源极线和所述位线处于浮置状态的信号。5.一种半导体存储器设备，包括：存储器单元，所述存储器单元包括设置在源极线和位线之间的存储器元件以及与所述存储器元件串联设置并且通过字线的电位切换导通和断开的晶体管；以及控制电路，所述控制电路根据所述字线的激活输出用于使在所述源极线和所述位线中累积的电荷放电的信号，并且在开始写入...

【专利技术属性】
技术研发人员：手塚宙之，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：日本,JP