半导体器件制造技术

本公开的各实施例涉及半导体器件。提供了一种电平移位器，其可以保持操作裕量并增强超过击穿电压防止效果。实施例中的电平移位器包括耦合在成对的第一导电类型交叉耦合晶体管与成对的第二电类型输入晶体管之间的超过击穿电压防止电路。超过击穿电压防止电路包括被串联耦合到彼此的第一导电类型第一晶体管和第二导电类型第二晶体管，以及在较高电势侧上被串联耦合到所述第一晶体管和所述第二晶体管的第一导电类型第三晶体管。

semiconductor device

【技术实现步骤摘要】
半导体器件相关申请的交叉引用将于2018年2月20日提交的日本专利申请No.2018-027636的公开内容(包括说明书、附图和摘要)通过引用以其整体并入本文。
本公开涉及半导体器件并且被合适地用于例如包括电平移位器的半导体器件。
技术介绍
已知如下技术，其中，用于超过击穿电压防止的钳位MOS晶体管被添加到交叉耦合电平移位器，以防止不少于击穿电压的电压被应用到MOS(金属氧化物半导体)晶体管中的每个。例如，日本未审专利申请公布No.Hei9(1997)-172368(专利文献1)的图1中公开的电平移位器包括：钳位电路，其用于超过击穿电压防止，该钳位电路钳位中间电位；闭锁电路，其在高电位电源与钳位电位之间进行操作；以及闭锁反相电路，其在钳位电位与接地单位之间进行操作。具体地，锁存电路包括具有耦合到高电位电源的相应源极以及交叉耦合在一起的相应漏极和栅极的第一和第二PMOS(P通道MOS)。钳位电路包括分别串联耦合到前述第一和第二PMOS晶体管的第三和第四PMOS晶体管以及分别串联耦合到第三和第四NMOS晶体管的第一和第二NMOS(N通道MOS)晶体管。钳位电位被应用到这些晶体管中的每个的栅极钳位电路将在下文中也被称为超过击穿电压防止电路。锁存反相电路包括分别耦合在第一NMOS晶体管和第二NMOS晶体管与接地电位之间的第三第四NMOS晶体管和第四NMOS晶体管。互补输入信号被输入到第三第四NMOS晶体管和第四NMOS晶体管的栅极。锁存反相电路将在下文中也被称为输入电路。[相关技术文献][专利文献][专利文献1]日本待审专利申请公布No.Hei9(1997)-172368。
技术实现思路
当高电压被应用到MOS晶体管时，由于FN(福勒-诺得海姆)退化等等，栅氧化层薄膜被损坏。这可以导致阈值电压逐渐增大并且半导体电路不再工作的情形。本专利技术人的经历显示MOS晶体管对这样的高电压应力的电阻可设想地大大依赖于制造工艺。例如，以不同的工艺制造逻辑电路和非易失性存储器电路，逻辑电路已经日益被微型化并且以低电压操作，非易失性存储器电路由于被应用到其的高电压而难以微型化。因此，通常的情况是，在非易失性存储器电路以混合关系被嵌入逻辑电路中的半导体集成电路中，非易失性存储器电路对高电压应力的电阻是不足的。在具有以上描述的专利文献1中公开的配置的电平移位器的情况下，当被提供到第三和第四PMOS晶体管中的每个的栅极的钳位电位增加时，更可靠地防止超过包括于锁存电路中的第一和第二PMOS晶体管的击穿电压。然而增加包括于超过击穿电压防止电路中的PMOS晶体管的钳位电位大多情况下产生整个半导体电路的操作裕量的减小的副作用，尽管其取决于半导体电路的配置。本专利技术的其他问题和新颖特征将从本说明书中的陈述和附图变得显而易见。根据实施例的电平移位器包括耦合在成对的第一导电类型交叉耦合晶体管与成对的第二电类型输入晶体管之间的超过击穿电压防止电路。超过击穿电压防止电路包括被串联耦合到彼此的第一导电类型第一晶体管和第二导电类型第二晶体管，以及在较高电势侧上被串联耦合到所述第一晶体管和所述第二晶体管的第一导电类型第三晶体管。以上描述的实施例可以增强交叉耦合晶体管上的超过击穿电压防止效果，同时抑制整个半导体电路的操作裕量的减小。附图说明图1是示出根据第一实施例的半导体器件的配置的框图；图2是示出图1中的闪存模块(FMDL)的配置的框图；图3A至图3D是以表的形式示出在数据写入操作期间应用到存储器单元的电压的示例的视图；图4A至图4D是以表的形式示出在数据擦除操作期间应用到存储器单元的电压的示例的视图；图5A至图5D是示出图2中的高压开关电路的具体配置的示例的视图；图6是示出在第一实施例中的半导体器件中使用的电平移位器的配置的电路图；图7是示出应用到图3A和图3B中示出的存储器选通MG的电压的示例的时序图；图8是示出第二实施例中的半导体器件中的电平移位器的配置的电路图；图9是示出第三实施例中的半导体器件中的电平移位器的配置的电路图；图10是示出生成图9中的控制信号ctrl6的电路的示例的视图；图11是示出第四实施例中的半导体器件中的电平移位器的配置的电路图；图12是示出第五实施例中的半导体器件中的电平移位器的配置的电路图；图13是示出生成图12中的控制信号ctrl7和ctrl8的电路的示例的视图；图14是示出第六实施例中的半导体器件中的电平移位器的配置的电路图；图15是示出第七实施例中的半导体器件中的电平移位器的配置的框图；以及图16是示出图15中的VDD-VCC电平移位器的配置的示例的电路图。具体实施方式下文将参考附图详细描述本专利技术的实施例。下文将描述包括闪存模块的微计算机作为包括电平移位器的半导体器件的示例，但是半导体器件不限于以下示例。例如，半导体器件还可以仅仅由闪存形成。本专利技术中公开的技术可应用于包括电平移位器的任何半导体器件。在以下描述中，类似的或等同的部分由类似的附图标记来指代，并且其描述不进行重复。<第一实施例>[微计算机]图1是示出根据第一实施例的半导体器件的配置的框图。图1示出微计算机或微控制器单元(MCU)31的配置作为半导体器件的示例。参考图1，微计算机31被形成在使用例如CMOS(互补金属氧化物半导体)集成电路制造技术等等由单晶硅等制成的一个半导体芯片中。如图1所示，微计算机31包括中央处理单元(CPU)32、随机存取存储器(RAM)35、以及闪存模块(FMDL)36。中央处理单元32包括指令控制单元和执行指令的执行单元。随机存取存储器35被用作针对中央处理单元32的工作区域等等。闪存模块36被提供为存储数据、程序等等的非易失性存储器模块。微计算机31还包括直接存储器访问控制器(DMAC)33、总线接口电路(BIF)34、闪存定序器(FSQC)37、外部输入/输出端口(PRT)38和39、定时器(TMR)40、时钟脉冲发生器(CPG)41、高速总线(HBUS)42、以及外围总线(PBUS)43。总线接口电路34执行在高速总线42与外围总线43之间的总线接口控制或总线桥控制。闪存定序器37执行对闪存模块(FMDL)36的命令访问控制。时钟脉冲发生器41生成用于控制微计算机31的内部时钟CLK。微计算机31中的总线配置不受具体限制。在图1的情况下，高速总线(HBUS)42和外围总线(PBUS)43被提供。高速总线42和外围总线43中的每个包括数据总线、访问总线、以及控制总线，但是包括于其中的总线不受具体限制。通过提供两个总线，即，高速总线42和外围总线43，能够相较于当所有电路被耦合到单个共同总线时单个共同总线上的负载减少总线中的每个总线上的负载并且确保高速访问操作。中央处理单元32、直接存储器访问控制器33、总线接口电路34、随机存取存储器35、以及闪存模块36被耦合到高速总线42。闪存定序器37、外部输入/输出端口38和39、定时器40、以及时钟脉冲发生器41被耦合到外围总线43。微计算机31还包括耦合到振荡器的时钟端子XTAL、提供有外部时钟的时钟端子EXTAL、给出建立待机状态的指令的外部硬件待机端子STB、以及给出执行重置的指令的外部重置端子RES。微计算机31还包括接收用于数字电路的电源电压VDD、用于模拟电本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：电平移位器，其中所述电平移位器包括：锁存电路，包括成对的第一导电类型交叉耦合晶体管，每个第一导电类型交叉耦合晶体管被耦合到第一电源节点，高电源电压被输入到所述第一电源节点；输入电路，包括成对的第二导电类型晶体管，每个第二导电类型晶体管被耦合到第二电源节点、并且具有接收去往所述电平移位器的互补输入信号的相应栅极，参考电压被输入到所述第二电源节点；以及超过击穿电压防止电路，被耦合在所述锁存电路与所述输入电路之间，其中所述超过击穿电压防止电路包括：第一导电类型第一超过击穿电压防止晶体管，具有接收在所述高电源电压与所述参考电压之间的第一中间电压的栅极；第二导电类型第二超过击穿电压防止晶体管，具有接收在所述高电源电压与所述参考电压之间的第二中间电压的栅极、并且被串联耦合到所述第一超过击穿电压防止晶体管；以及第一导电类型第三超过击穿电压防止晶体管，在所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管与所述锁存电路之间，被串联耦合到所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管，并且其中所述电平移位器还包括被耦合在耦合节点与所述第一电源节点之间的第一导电类型钳位晶体管，所述耦合节点在所述第三超过击穿电压防止晶体管与所述锁存电路之间。...

【技术特征摘要】
2018.02.20 JP 2018-0276361.一种半导体器件，包括：电平移位器，其中所述电平移位器包括：锁存电路，包括成对的第一导电类型交叉耦合晶体管，每个第一导电类型交叉耦合晶体管被耦合到第一电源节点，高电源电压被输入到所述第一电源节点；输入电路，包括成对的第二导电类型晶体管，每个第二导电类型晶体管被耦合到第二电源节点、并且具有接收去往所述电平移位器的互补输入信号的相应栅极，参考电压被输入到所述第二电源节点；以及超过击穿电压防止电路，被耦合在所述锁存电路与所述输入电路之间，其中所述超过击穿电压防止电路包括：第一导电类型第一超过击穿电压防止晶体管，具有接收在所述高电源电压与所述参考电压之间的第一中间电压的栅极；第二导电类型第二超过击穿电压防止晶体管，具有接收在所述高电源电压与所述参考电压之间的第二中间电压的栅极、并且被串联耦合到所述第一超过击穿电压防止晶体管；以及第一导电类型第三超过击穿电压防止晶体管，在所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管与所述锁存电路之间，被串联耦合到所述第一超过击穿电压防止晶体管和所述第二超过击穿电压防止晶体管，并且其中所述电平移位器还包括被耦合在耦合节点与所述第一电源节点之间的第一导电类型钳位晶体管，所述耦合节点在所述第三超过击穿电压防止晶体管与所述锁存电路之间。2.根据权利要求1所述的半导体器件，其中所述第二中间电压在所述高电源电压与所述第一中间电压之间。3.根据权利要求2所述的半导体器件，其中，第三中间电压被应用到所述第三超过击穿电压防止晶体管的栅极，并且其中所述第三中间电压在所述第一中间电压与所述第二中间电压之间。4.根据权利要求3所述的半导体器件，还包括：用于生成所述第三中间电压的第一电压生成电路，其中所述第一电压生成电路包括：第三电源节点，所述第二中间电压被给予所述第三电源节点；输出节点，用于输出所述第三中间电压；第二导电类型第一晶体管，被耦合在所述第三电源节点与所述输出节点之间、并且具有接收所述第二中间电压的栅极；以及第一导电类型第二晶体管，被耦合在所述输出节点与所述第二电源节点之间、并且具有接收所述第一中间电压的栅极。5.根据权利要求4所述的半导体器件，其中所述第一电压生成电路还包括：第一开关，被并联耦合到所述输出节点与所述第二电源节点之间的所述第二晶体管，并且其中，当所述第一开关被引入接通状态时，所述参考电压代替所述第三中间电压被供应到所述第三超过击穿电压防止晶体管的所述栅极。6.根据权利要求2所述的半导体器件，其中，第四中间电压被应用到所述第三超过击穿电压防止晶体管的栅极，并且其中，所述第四中间电压在所述高电源电压与所述参考电压之间，并且当所述高电源电压增加时增加。7.根据权利要求6所述的半导体器件，其中所述第四中间电压通过将所述高电源电压分压来生成。8.根据权利要求6所述的半导体器件，其中所述第一超过击穿电压防止晶体管被耦合在所述第二超过击穿电压防止晶体管与所述第三超过击穿电压防止晶体管之间，其中所述超过击穿电压防止电路还包括：第一导电类型第四超过击穿电压防止晶体管，被并联耦合到所述第一超过击穿电压防止晶体管、并且具有接收第五中间电压的栅极，并且其中所述第五中间电压在所述第四中间电压与所述参考电压之间，并且当所述高电源电压增加时增加。9.根据权利要求8所述的半导体器件，其中所述第五中间电压通过将所述高电源电压分压来生成。10.根据权利要求6所述的半导体器件，其中所述第二超过击穿电压防止晶体管被耦合在所述第一超过击穿电压防止晶体管与所述第三超过击穿电压防止晶体管之间，其中所述超过击穿电压防止电路还包括：第一导电类型第四超过击穿电压防止晶体管，被并联耦合到包括所述第二超过击穿电压防止晶体管和所述第三超过击穿电压防止晶体管的串联耦合体、并且具有接收第五中间电压的栅极，并且其中所述第五中间电压在所述第四中间电压与所述参考电压之间，...

【专利技术属性】
技术研发人员：樫原洋次，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：日本,JP