半导体存储装置制造方法及图纸

本发明专利技术的实施方式提供一种能够提高可靠性的半导体存储装置。根据实施方式，半导体存储装置包含存储器单元阵列30、第1时钟信号线C1L、从一端朝向另一端依序连接着第1缓冲电路及第2缓冲电路35的第2时钟信号线P0C1L、连接在第2时钟信号线P0C1L的一端的第1三态缓冲器200、及连接在第2时钟信号线P0C1L的另一端的第2三态缓冲器201。写入动作时，对于第1及第2缓冲电路35，经由第1三态缓冲器200输入时钟信号CLK1，读出动作时，对于第1及第2缓冲电路35，经由第2三态缓冲器201输入时钟信号CLK1。

Semiconductor Storage Device

【技术实现步骤摘要】
半导体存储装置[相关申请]本申请享有以日本专利申请2018-28623号(申请日：2018年2月21日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有NAND(NOTAND，与非)型闪速存储器。
技术实现思路
实施方式提供一种能够提高可靠性的半导体存储装置。实施方式的半导体存储装置包含：存储器单元阵列，包含分别具有多个存储器单元的第1及第2存储块；第1及第2缓冲电路，分别与第1及第2存储块对应；数据总线，连接在第1及第2缓冲电路；时钟产生电路，产生时钟信号；第1时钟信号线，连接在时钟产生电路；第2时钟信号线，从一端朝向另一端依序连接着第1及第2缓冲电路；第1三态缓冲器，输入端子连接在第1时钟信号线，输出端子连接在第2时钟信号线的一端，并根据第1信号动作；及第2三态缓冲器，输入端子连接在第1时钟信号线，输出端子连接在第2时钟信号线的另一端，并根据第2信号动作。在写入动作时，对于第1及第2缓冲电路，经由第1三态缓冲器输入时钟信号，在读出动作时，对于第1及第2缓冲电路，经由第2三态缓冲器本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于具备：存储器单元阵列，包含分别具有多个存储器单元的第1及第2存储块；第1及第2缓冲电路，分别与所述第1及第2存储块对应；数据通路，连接在所述第1及第2缓冲电路；时钟产生电路，产生时钟信号；第1时钟信号线，连接在所述时钟产生电路；第2时钟信号线，从一端朝向另一端依序连接着所述第1缓冲电路及所述第2缓冲电路；第1三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第2时钟信号线的一端，并根据第1信号动作；以及第2三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第2时钟信号线的另一端，并根据第2信号动作；且在写入动作时，对于所述第1及第2...

【技术特征摘要】
2018.02.21 JP 2018-0286231.一种半导体存储装置，其特征在于具备：存储器单元阵列，包含分别具有多个存储器单元的第1及第2存储块；第1及第2缓冲电路，分别与所述第1及第2存储块对应；数据通路，连接在所述第1及第2缓冲电路；时钟产生电路，产生时钟信号；第1时钟信号线，连接在所述时钟产生电路；第2时钟信号线，从一端朝向另一端依序连接着所述第1缓冲电路及所述第2缓冲电路；第1三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第2时钟信号线的一端，并根据第1信号动作；以及第2三态缓冲器，输入端子连接在所述第1时钟信号线，输出端子连接在所述第2时钟信号线的另一端，并根据第2信号动作；且在写入动作时，对于所述第1及第2缓冲电路，经由所述第1三态缓冲器输入所述时钟信号；在读出动作时，对于所述第1及第2缓冲电路，经由所述第2三态缓冲器输入所述时钟信号。2.根据权利要求1所述的半导体存储装置，其特征在于所述第1及第2缓冲电路在所述写入动作时，根据所述时钟信号从所述数据通路输入写入数据，在所述读出动作时，根据所述时钟信号向所述数据通路输出读出数据。3.根据权利要求1或2所述的半导体存储装置，其特征在于还具备连接在所述数据通路的一端的触发器电路，且从所述数据通路的所述一端朝向所述数据通路的另一端依序连接着所述第1缓冲电路及所述第2缓冲电路。4.根据权利要求1或2所述的半导体存储装置，其特征在于所述数据通路及所述第2时钟信号线是沿着第1方向配置，且在所述写入动作及所述读出动作中，所述数据通路中的数据的发送方向与所述第2时钟信号线中的所述时钟信号的发送方向相同。5.一种半导体存储装置，其特征在于具备：第1及第2平面，分别包含具有多个存储器单元的存储器单元阵列；数据通路，从一端朝向另一端依序连接着所述第1...

【专利技术属性】
技术研发人员：野吕宽洋，藤田哲也，丸山圭司，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP