半导体结构的制备方法技术

本发明专利技术提供一种半导体结构的制备方法，包括提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。由于在湿刻的过程中仍保留了预定厚度的残留氧化层，从而能够防止干刻去胶时衬底硅直接暴露而造成衬底硅的氧化和损耗。本发明专利技术的半导体结构的制备方法通过湿刻去除部分厚度的所述氧化层，不需要增加或改变其他工艺步骤，可以在不增加成本的前提下，提高器件电性稳定性。

Preparation of Semiconductor Structures

【技术实现步骤摘要】
半导体结构的制备方法
本专利技术涉及半导体制造领域，特别涉及一种半导体结构的制备方法。
技术介绍
SONOS闪存器件具有单元尺寸小、操作电压低、与CMOS工艺兼容等特点，SONOS闪存器件采用硅基底-隧穿氧化层-氮化硅-阻挡氧化层(blockingoxide)-多晶硅(Silicon-Oxide-Nitride-Oxide-Silicon,SONOS)栅堆层代替了传统FLASH存储器件中的浮栅结构，是一种电荷陷阱型闪存器件。然而，现有的SONOS闪存器件一般具有高压器件和核心器件，该高压器件和核心器件常存在导通时的沟道电流大小不确定的问题，从而影响器件的电性稳定性，尤其是采用绝缘体上硅衬底的器件，其顶层硅的厚度较薄，更易发生沟道电流大小不确定的问题。
技术实现思路
本专利技术的目的在于提供一种半导体结构的制备方法，以解决现有SONOS闪存器件导通时的沟道电流大小不确定的问题。为解决上述技术问题，本专利技术提供了一种半导体结构的制备方法，其包括：提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。可选的，所述第一部分表面形成的所述氧化层的厚度在4nm～8nm之间。可选的，所述湿刻由自动工艺控制。可选的，所述预定厚度在1.0nm～2.5nm之间。可选的，所述半导体衬底包括绝缘体上硅和/或硅衬底。可选的，所述绝缘体上硅的顶层硅的厚度在8nm～20nm之间。可选的，所述半导体衬底在湿刻前后及干刻前后的厚度不变。可选的，所述半导体衬底包括核心器件区、高压器件区以及闪存区，所述氧化层覆盖所述核心器件区以及所述高压器件区。可选的，所述核心器件区包括绝缘体上硅，所述高压器件区包括硅衬底。可选的，所述闪存区的表面依次覆盖有氮化硅层和所述光刻胶层，通过干刻去除所述光刻胶层后，暴露出所述氮化硅层。专利技术人研究发现，导致现有的SONOS闪存器件的高压器件和核心器件导通时的沟道电流大小不确定的原因在于，在ONO刻蚀之后一般会采用湿法刻蚀完全去除前道工序(如离子注入工序)中用来保护衬底硅表面的牺牲氧化层，进而在后续工艺中常会损耗部分衬底硅，且损耗的程度亦不稳定，由此导致高压器件和核心器件导通时的沟道电流大小不确定。综上所述，在本专利技术提供的半导体结构的制备方法中，包括提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。由于在湿刻的过程中仍保留了预定厚度的残留氧化层，从而能够防止干刻去胶时衬底硅直接暴露而造成衬底硅的氧化和损耗，由此能够使得沟道电流大小稳定。本专利技术的半导体结构的制备方法通过湿刻去除部分厚度的所述氧化层，不需要增加或改变其他工艺步骤，可以在不增加成本的前提下，提高器件电性稳定性。附图说明本领域的普通技术人员将会理解，提供的附图用于更好地理解本专利技术，而不对本专利技术的范围构成任何限定。其中：图1是一种SONOS闪储器件工艺流程中湿刻之前的示意图；图2是一种SONOS闪储器件工艺流程中湿刻之后的示意图；图3是一种SONOS闪储器件工艺流程中干刻去胶之后的示意图；图4是本专利技术一实施例提供的SONOS闪储器件湿刻之前的示意图；图5是本专利技术一实施例提供的SONOS闪储器件湿刻之后的示意图；图6是本专利技术一实施例提供的SONOS闪储器件干刻去胶之后的示意图。附图中：1-硅衬底；2-氧化层；3-重新生成的氧化层；4-绝缘体上硅；5-光刻胶层；7-核心器件区；8-高压器件区；9-闪存区；10-硅衬底；20-氧化硅层；21-残留氧化硅层；30-氮化硅层；40-底部抗反射涂层；50-光刻胶层；70-绝缘体上硅；71-底层硅；72-埋藏氧化层；73-顶层硅；81-核心器件区；82-高压器件区；83-闪存区。具体实施方式为使本专利技术的目的、优点和特征更加清楚，以下结合附图和具体实施例对本专利技术作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本专利技术实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。如在本说明书和所附权利要求书中所使用的，单数形式“一”、“一个”以及“该”包括复数对象，除非内容另外明确指出外。如在本说明书和所附权利要求中所使用的，术语“或”通常是以包括“和/或”的含义而进行使用的，除非内容另外明确指出外。本专利技术提供了一种半导体结构的制备方法，其包括：提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。以下参考附图进行描述。请参考图1至图3，其中，图1是一种SONOS闪储器件工艺流程中湿刻之前的示意图，图2是一种SONOS闪储器件工艺流程中湿刻之后的示意图，图3是一种SONOS闪储器件工艺流程中干刻去胶之后的示意图。如图1至图3所示，专利技术人发现，在SONOS闪存器件的制造工艺流程中，在ONO刻蚀之后一般会采用湿法刻蚀去除前道工序(如离子注入工序)中用来保护衬底硅表面的牺牲氧化层，这道湿法刻蚀通常会完全去除牺牲氧化层。但是这道湿法刻蚀之后的干刻去胶过程又会氧化衬底硅(即硅基底)的表面，进而在重新生成一层较厚的氧化硅的同时损伤衬底硅。具体的，一般的，在ONO湿法刻蚀后，如图2所示，在没有光刻胶层5的核心器件区7和高压器件区8，通常会完全去除表面的氧化层2(该氧化层2为前道工序用以保护衬底硅表面的牺牲氧化层)，使核心器件区7的绝缘体上硅4表面与高压器件区8的衬底硅1表面暴露，进而如图3所示，在干刻去除光刻胶层5的过程中会氧化绝缘体上硅4和衬底硅1，从而在绝缘体上硅4和衬底硅1裸露的区域重新生成一层较厚的氧化层3。由于该重新生成的氧化层3的厚度具有不稳定性(其厚度可在1.5nm～2.0nm范围内波动)，会使绝缘体上硅4和衬底硅1的损耗亦不稳定(消耗的硅的厚度可在0.6nm～0.8nm范围内波动)，尤其是对于绝缘体上硅4衬底结构，这种衬底硅损耗的不稳定会造成绝缘体上硅4的厚度不稳定，具体的，绝缘体上硅4的顶层硅的最终厚度目标可能仅为10nm，而此时0.2nm的差距相当于增加了2％的厚度波动，如此将会影响到器件导通时的沟道电流大小。从而影响器件的电性稳定性。请参考图4至图6，其中，图4是本专利技术一实施例提供的SONOS闪储器件湿刻之前的示意图，图5是本专利技术一实施例提供的SONOS闪储器件湿刻之后的示意图，图6是本专利技术一实施例提供的SONOS闪储器件干刻去胶之后的示意图。如图4和图5所示，本专利技术一实施例提供一种半导体结构的制备方法，该半导体结构主要包括SONOS闪储器件。所述半导体结构的制备方法包括：提供一半导体衬底，该半导体衬底的至少第一部分表面形成有氧化层(即氧化硅层20)，该半导体衬底的至少第二部分表面形成有光刻胶层50；通过湿刻去除部分厚度的所述氧化硅层20，以保留一预定厚度的残留氧化硅层21；以及通过干刻去除所述光刻胶层50。由于在本文档来自技高网...

【技术保护点】
1.一种半导体结构的制备方法，其特征在于，包括：提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供一半导体衬底，所述半导体衬底的至少第一部分表面形成有氧化层，至少第二部分表面形成有光刻胶层；通过湿刻去除部分厚度的所述氧化层，以保留一预定厚度的残留氧化层；以及通过干刻去除所述光刻胶层。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一部分表面形成的所述氧化层的厚度在4nm～8nm之间。3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述湿刻由自动工艺控制。4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述预定厚度在1.0nm～2.5nm之间。5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述半导体衬底包括绝缘体上硅和/或硅衬底。6...

【专利技术属性】
技术研发人员：汪韬，辻直樹，李妍，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：上海,31