蚀刻方法和蚀刻装置制造方法及图纸

本发明专利技术提供一种蚀刻方法，其包括第一蚀刻步骤和第二蚀刻步骤。第一蚀刻步骤中，对于形成有含硅膜且在该含硅膜的表面形成有光致抗蚀剂的、配置在处理容器内的被处理体，以光致抗蚀剂作为掩模来蚀刻含硅膜。第二蚀刻步骤中，向处理容器内供给含有氧和卤素的第一处理气体，或者在供给了含有卤素的第二处理气体之后供给含有氧的第三处理气体。蚀刻方法反复执行从第一蚀刻步骤至第二蚀刻步骤的流程。根据本发明专利技术的蚀刻方法，能够降低台阶形状的截面部分的粗糙度。

Etching method and device

【技术实现步骤摘要】
蚀刻方法和蚀刻装置
本专利技术公开的实施方式涉及蚀刻方法和蚀刻装置。
技术介绍
在制造3DNAND闪存等的三维叠层半导体存储器中，具有使用等离子体将多层膜蚀刻成台阶形状的工序。在将多层膜蚀刻成台阶形状的工序中，交替地进行表面形成有掩模的多层膜的蚀刻和多层膜上的掩模的修整(trimming)。在掩模的修整中，为了利用多层膜的叠层结构形成台阶形状，提高掩模材料的水平方向的蚀刻与铅直方向的蚀刻的比例是重要的。现有技术文献专利文献专利文献1：国际公开第2013/121936号。
技术实现思路
专利技术要解决的技术问题在现有的台阶形状的蚀刻中，台阶形状的截面部分的粗糙度(roughness)会变大。用于解决问题的技术手段本专利技术一实施方式的蚀刻方法包括第一蚀刻步骤和第二蚀刻步骤。第一蚀刻步骤中，对于形成有含硅膜且在该含硅膜的表面形成有光致抗蚀剂的、配置在处理容器内的被处理体，以光致抗蚀剂作为掩模来蚀刻含硅膜。第二蚀刻步骤中，向处理容器内供给含有氧和卤素的第一处理气体，或者在供给了含有卤素的第二处理气体之后供给含有氧的第三处理气体。蚀刻方法反复执行从第一蚀刻步骤至第二蚀刻步骤的流程。专利技术效果根据一实施方式，能够降低台阶形状的截面部分的粗糙度。附图说明图1是大致表示3DNAND闪存的结构的立体图。图2是图1的3DNAND闪存的1－1截面图。图3是表示实施方式的蚀刻装置的构成的一例的截面图。图4A是示意性地表示晶片的构成的一例的图。图4B是示意性地表示光致抗蚀剂层的蚀刻结果的一例的图。图4C是示意性地表示形成于多层膜的台阶结构的一例的图。图4D是示意性地表示附着有反应生成物的状态的一例的图。图5A是表示蚀刻后的台阶形状的一例的立体图。图5B是表示蚀刻后的台阶形状的一例的俯视图。图6是表示卤族的元素和反应生成物的沸点的一例的图。图7是表示实施方式的蚀刻方法的流程的一例的流程图。图8A是表示比较例的处理条件的一例的图。图8B是表示评价在比较例的处理条件下形成于晶片的多层膜的台阶形状的评价结果的一例的图。图9A是表示实施例1的处理条件和关于蚀刻的评价的一例的图。图9B是表示评价在实施例1的处理条件下形成于晶片的多层膜的台阶形状的评价结果的一例的图。图10A是表示实施例2～5的处理条件的图。图10B是表示评价在实施例2～5的处理条件下形成于晶片的多层膜的台阶形状的评价结果的一例的图。图11A是表示实施例6～8的处理条件的图。图11B是表示评价在实施例6～8的处理条件下形成于晶片的多层膜的台阶形状的评价结果的一例的图。图12A是表示实施例9～10的处理条件的图。图12B是表示评价在实施例9～10的处理条件下形成于晶片的多层膜的台阶形状的评价结果的一例的图。图13A是表示实施例11～12的处理条件的图。图13B是表示评价在实施例11～12的处理条件下形成于晶片的多层膜的台阶形状的评价结果的一例的图。图14是表示处理气体的粗糙度与修整速率的相关性的一例的图。附图标记说明10蚀刻装置11腔室38喷淋头80控制部110第一膜120第二膜W半导体晶片ml多层膜PR光致抗蚀剂层。具体实施方式下面，参照附图，对本申请所公开的蚀刻方法和蚀刻装置的实施方式进行详细说明。此外，在各附图中，对相同或者相当的部分标注相同的附图标记。另外，本实施方式并不限定公开的专利技术。各实施方式在使处理内容不矛盾的范围内能够适当组合。[三维叠层半导体存储器的结构]首先，参照图1和图2，对使用实施方式的蚀刻方法制造的三维叠层半导体存储器的一例进行说明。图1是概念性地表示3DNAND闪存的结构的立体图。图2是图1的3DNAND闪存的1－1截面图。3DNAND闪存是三维叠层半导体存储器的一例。图1所示的NAND闪存100例如由能够分别去除的作为一个单位的多个模块构成。图1例示了两个模块BK1、BK2。源极扩散层102形成于半导体基片内，例如以全部模块共用一个的方式设置。源极扩散层102经由接触插销(contactplug)PS与源极线SL连接。在源极扩散层102上形成有例如相对介电常数不同的第一膜和第二膜交替地层叠而成的多层膜。在图1中，为方便图示，多层膜为6层结构，不过也可以为16层或32层，还可以为上述层数以上。在图1中，除最上层之外的5个绝缘膜在各模块BK1、BK2内各自形成为片状，并且为了与各绝缘膜接触，其X方向的端部形成为台阶形状。由此，多层膜形成为大致金字塔形状。最下层为源极线侧选择栅极线SGS，除最下层和最上层之外的4个绝缘膜为4个字线WL。此外，在图1中，图示了多层膜的每一层绝缘膜形成台阶形状的情况，不过多层膜也可以为每两层以上的绝缘膜形成台阶形状。最上层由在X方向线状延伸的多个导电线构成。在一个模块BK1内，例如配置有6根导电线。最上层的例如6根导电线为6个位线侧选择栅极线SGD。而且，用于构成NAND单元(cellunit)的多个活性层AC以穿过多个绝缘膜而达到源极扩散层102的方式，在Z方向(相对于半导体基片的表面的铅直方向)形成为柱状。多个活性层AC的上端与在Y方向延伸的多个位线BL连接。另外，源极线侧选择栅极线SGS经由接触插销PSG与在X方向延伸的引出线SGS1连接。字线WL分别经由接触插销PW1～PW4与在X方向延伸的引出线W1～W4连接。另外，位线侧选择栅极线SGD分别经由接触插销PSD与在X方向延伸的引出线SGS1连接。多个位线BL、引出线SGS1和引出线W1～W4例如由金属构成。图2是沿图1的1－1线剖切得到的截面图。源极线侧选择栅极线SGS和字线WL1～WL4经由接触插销PSG、接触插销PW1～PW4与在X方向延伸的引出线SGS1连接，从引出线W1～W4与构成未图示的驱动器的晶体管Tr连接。[蚀刻装置的整体结构]接着，对实施方式的蚀刻装置的整体结构进行说明。图3是表示实施方式的蚀刻装置的结构的一例的截面图。蚀刻装置10构成为下部2频率的平行平板型(电容耦合型)等离子体蚀刻装置，具有例如由表面经耐酸铝处理(阳极氧化处理)后的铝形成的圆筒形的真空腔室(处理容器)11。腔室11接地。在腔室11内设置有用于载置作为被处理体的半导体晶片W(下面，称为晶片W)的载置台12。载置台12例如由铝构成，隔着绝缘性的筒状保持部14支承于从腔室11的底部向铅直上方延伸的筒状支承部16。为了提高蚀刻的面内均匀性，在载置台12的上表面即静电吸盘40的周缘部，例如设置有由硅构成的聚焦环18。在腔室11的侧壁与筒状支承部16之间，形成有排气路径20。在排气路径20安装有环状的缓冲板22。在排气路径20的底部设置有排气口24，经由排气管26与排气装置28连接。排气装置28具有未图示的真空泵，用于将腔室11内的处理空间减压至规定的真空度。在腔室11的侧壁安装有用于对晶片W的送入送出口进行开闭的运送用的闸阀30。等离子体中的离子引入用(偏置用)的第一高频电源31和等离子体生成用的第二高频电源32分别经由匹配器33和匹配器34与载置台12电连接。第一高频电源31对载置台12施加有助于向载置台12上的晶片W引入等离子体的离子的频率(例如0.4MHz)的第一高频电力。第二高频电源32向载置台12施加有助于在腔室11内生成等离子体的频率(例如100MHz)的第二高频电力。如此，载本文档来自技高网...

【技术保护点】
1.一种对被处理体进行蚀刻的蚀刻方法，其中，所述被处理体形成有含硅膜，且在该含硅膜的表面形成有光致抗蚀剂，所述蚀刻方法的特征在于，包括：第一蚀刻步骤，对于配置在处理容器内的所述被处理体，以所述光致抗蚀剂为掩模来蚀刻所述含硅膜；和第二蚀刻步骤，向所述处理容器内供给含有氧和卤素的第一处理气体，或者在供给了含有卤素的第二处理气体之后供给含有氧的第三处理气体，反复执行从所述第一蚀刻步骤至所述第二蚀刻步骤的流程。

【技术特征摘要】
2018.01.11 JP 2018-0023421.一种对被处理体进行蚀刻的蚀刻方法，其中，所述被处理体形成有含硅膜，且在该含硅膜的表面形成有光致抗蚀剂，所述蚀刻方法的特征在于，包括：第一蚀刻步骤，对于配置在处理容器内的所述被处理体，以所述光致抗蚀剂为掩模来蚀刻所述含硅膜；和第二蚀刻步骤，向所述处理容器内供给含有氧和卤素的第一处理气体，或者在供给了含有卤素的第二处理气体之后供给含有氧的第三处理气体，反复执行从所述第一蚀刻步骤至所述第二蚀刻步骤的流程。2.如权利要求1所述的蚀刻方法，其特征在于：所述第二蚀刻步骤使所述处理容器内的压力成为比所述第一蚀刻步骤高的规定的压力状态。3.如权利要求1或2所述的蚀刻方法，其特征在于：所述第一处理气体和所述第二处理气体所含有的卤素为具有以下特性的卤族的任意元素，即：与由所述第一蚀刻步骤生成的含硅的反应生成物反应，使该反应生成物变质为具有比第二蚀刻步骤的压力状态高的蒸气压的第一物质，并且，与所述光致抗蚀剂反应，生成具有比所述第二蚀刻...

【专利技术属性】
技术研发人员：寺嶋亮，
申请(专利权)人：东京毅力科创株式会社，
类型：发明
国别省市：日本,JP