半导体器件和设计半导体器件的方法技术

一种半导体器件包括：半导体结构，该半导体结构包括形成具有载流子电荷的载流子沟道的第一掺杂层(16)；第二掺杂层(13)，该第二掺杂层具有与第一掺杂层的导电类型相同的导电类型；势垒层，该势垒层隔着第二掺杂层接近所述半导体结构设置，其中，所述势垒层包括掺杂层(11)，该掺杂层具有与第二掺杂层的导电类型相反的导电类型；以及一组电极，该组电极提供和控制载流子沟道中的载流子电荷。

【技术实现步骤摘要】
【国外来华专利技术】半导体器件和设计半导体器件的方法
本专利技术总体上涉及半导体器件，并且更具体地，涉及具有高线性度-跨导的半导体器件。
技术介绍
氮化物半导体器件因其基本物理特性(诸如大带隙、大击穿场、高电子迁移率等)的突出组合而被用于高功率和高频率应用。为了达到K波段及以上频段的增益和效率要求，自然的方法是通过减少栅极长度来实现低栅极电容。然而，当栅极长度缩小到0.2μm以下时，GaN高电子迁移率晶体管(HEMT)像所有场效应晶体管(FET)那样易受短沟道效应的影响。短沟道效应采取漏极相关的夹断电压(pinch-offvoltage)、包括跨导线性度的输出电流的饱和损失、大的截止状态漏极漏电流以及低击穿电压的形式。由于调制信号的可变包络中的大动态范围，跨导的线性度是RF功率放大器的重要因素。理想的线性FET器件将在大范围的输入栅极-源极电压上具有恒定的漏极跨导。实现平坦的跨导的问题与下列各项有关：(1)2DEG与栅极之间的小的绝对距离、(2)因电子速度的准饱和而造成的高漏极电流电平下的接入电阻增加以及(3)垂直于沟道的大横向电场(E场)和在高电流电平下的势垒/沟道界面。因此，需要一种提供具有线性跨导的高电子迁移率沟道的GaN材料晶体管结构，其对于RF应用来说抑制了短沟道效应。
技术实现思路
一些实施方式基于这样的认识，即，一种改善晶体管的跨导的线性度的方法涉及利用多沟道异质结构来修改接入电阻或者利用复合沟道设计在主沟道附近形成次沟道。另一种可能的方法是通过在AlGaN/GaNHEMT的沟道层下方引入n掺杂层来创建次沟道，其中n-GaN层被引入缓冲层中。根据本专利技术的半导体器件的一些实施方式，一种半导体器件包括：半导体结构，该半导体结构包括第一掺杂层，该第一掺杂层形成具有载流子电荷的载流子沟道；第二掺杂层，其具有与所述第一掺杂层的导电类型相同的导电类型；势垒层，其隔着所述第二掺杂层接近所述半导体结构地设置，其中，所述势垒层包括部分掺杂层，该部分掺杂层具有与所述第二掺杂层的导电类型相反的导电类型；以及一组电极，该组电极提供和控制所述载流子沟道中的载流子电荷。本专利技术的另一实施方式公开了一种半导体器件，该半导体器件包括：半导体结构，该半导体结构包括沟道层、提供载流子电荷的第一势垒层，其中，所述沟道层是未掺杂层，并且所述第一势垒层由未掺杂势垒、第一n型掺杂势垒以及另一未掺杂势垒构成；与所述沟道相邻的第二n型掺杂层；第二势垒层，该第二势垒层隔着所述第二n型掺杂层接近所述半导体结构地设置，其中，所述第二势垒层包括至少部分p型掺杂层；以及一组电极，该组电极控制所述载流子沟道中的载流子电荷。本专利技术的又一实施方式公开了一种设计半导体器件的方法。该方法包括以下步骤：选择III-V族半导体异质结构，该半导体异质结构包括沟道层和提供载流子电荷的第一势垒层，其中，所述沟道层是未掺杂层，并且所述第一势垒层由未掺杂势垒、第一n型掺杂势垒以及另一未掺杂势垒构成，其中，所述第一势垒层的材料的带隙被选择为大于所述沟道层的材料的带隙；与所述沟道层相邻地设置第二n型掺杂层；选择III-V族半导体的第二势垒层，该第二势垒层经由所述第二n型掺杂层接近所述沟道层，其中，所述第二势垒层包括部分p型掺杂层；并且设置一组电极，该组电极控制所述载流子沟道中的所述载流子电荷。参照附图，根据实施方式的下列详细描述，本专利技术的前述和其它目的、特征以及效果将变得更清楚。附图说明图1A示出了具有包括沟道和势垒层的半导体结构的半导体器件的设计过程。图1B示出了根据本专利技术一些实施方式的半导体器件的横截面图。图1C示出了根据本专利技术一些实施方式的半导体器件的横截面图。图2示出了常规HEMT结构和所提出的HEMT结构的导带图的比较。图3示出了常规HEMT结构和所提出的、具有18nm势垒或25nm势垒并且Lg_2＝200nm的HEMT结构的转移特性的比较。图4A示出了具有Lg_2＝200nm的常规HEMT结构的I-V特性。图4B示出了具有Lg_2＝200nm的所提出的HEMT结构的I-V特性。图5示出了常规HEMT结构和所提出的具有18nm势垒层或25nm势垒层的HEMT结构的电流增益截止频率的比较；Lg_2＝200nm、Vds＝3V，并且ac仿真在f＝1MHz下进行。图6示出了在常规结构和所提出的、具有18nm势垒或25nm势垒的结构中根据栅极长度的电流增益截止频率的比较，Vds＝3V，并且ac仿真在f＝1MHz下进行。图7示出了在常规结构和所提出的、具有18nm势垒或25nm势垒的结构中根据栅极长度的漏极所致势垒降低的比较，当Ids达到0.1mA/mm时定义Vth。图8示出了插入有delta(德尔塔)掺杂层的HEMT的跨导分布。具体实施方式下面，参照附图，对本专利技术的各种实施方式进行描述。应注意，附图未按比例绘制，相似结构或功能的部件贯穿所有附图由相同标号表示。还应注意，附图仅旨在便于描述本专利技术的具体实施方式。它们不旨在作为对本专利技术的详尽描述或作为对本专利技术范围的限制。另外，结合本专利技术特定实施方式描述的方面不必限于该实施方式，而是可以在本专利技术的任何其它实施方式中具体实践。一些实施方式基于这样的认识，即，半导体器件由i-n-i势垒、插入缓冲层中的delta掺杂n-GaN层以及背势垒构成，其可以提供(a)跨导的高器件线性度，并且抑制(b)短沟道效应。短沟道效应源于沟道中电子的不良约束，导致电流在GaN层的体区内流动。可以使用背势垒结构来改善载流子约束，这可以防止电子穿通并抑制短沟道效应。用于电子约束增强的背势垒结构可以是p型GaN或者具有比GaN的带隙大的带隙的一些材料。通过在缓冲层中插入n掺杂层来创建次沟道，可以实现改善晶体管的跨导线性度。然而，由于AlGaN/GaNHEMT中的大极化场以及n-GaN插入层中的均匀掺杂浓度的限制，形成次级沟道以实现良好的器件线性度将非常困难。Delta掺杂(δ掺杂)可以是显著提高掺杂浓度的技术，因为最大均匀掺杂浓度受可用Si源的限制。GaN层中的Sidelta掺杂可以提供高达1×1012cm-2至2×1013cm-2的片材浓度，而在GaN中的Si均匀掺杂只能实现高达几个1019cm-3的浓度，这相当于片材浓度<1012cm-2的范围。另外，GaN中的高浓度均匀掺杂会引入显著量的应变，这会导致层的破裂，而Sidelta掺杂是一种降低拉应力并且获得高掺杂浓度的方法。此外，Siδ掺杂在增强电子迁移率、降低缺陷浓度并且降低螺纹边缘位错浓度方面还有其它益处。在一些实施方式中，半导体器件形成在衬底上并且包括背势垒层、无意掺杂缓冲层、插入n型δ掺杂层、无意掺杂沟道层、i-n-i势垒层以及势垒层上的源电极、漏电极和T形栅电极，以及整个器件顶部上的钝化层。半导体器件可以是AlGaN/GaN高电子迁移率晶体管(HEMT)，这有利于实现超平坦跨导，抑制短沟道效应并且获得大的导通状态电流。更具体地，半导体器件可以包括处于衬底上的背势垒层，随后是无意掺杂缓冲层，然后是插入n型δ掺杂层、无意掺杂沟道层、i-n-i势垒层，再接着是势垒层上的源电极、漏电极和T形栅电极，以及整个器件顶部上的钝化层。通过势垒层与沟道层之间的极化形成主沟道(或主电子沟道)，并且通过设置n型δ重掺杂层来形成次本文档来自技高网...

【技术保护点】
1.一种半导体器件，该半导体器件包括：半导体结构，该半导体结构包括形成具有载流子电荷的载流子沟道的第一掺杂层；第二掺杂层，该第二掺杂层具有与所述第一掺杂层的导电类型相同的导电类型；势垒层，该势垒层隔着所述第二掺杂层接近所述半导体结构设置，其中，所述势垒层包括部分掺杂层，所述部分掺杂层具有与所述第二掺杂层的导电类型相反的导电类型；以及一组电极，该组电极提供和控制所述载流子沟道中的载流子电荷。

【技术特征摘要】
【国外来华专利技术】2016.11.23 US 15/359,6361.一种半导体器件，该半导体器件包括：半导体结构，该半导体结构包括形成具有载流子电荷的载流子沟道的第一掺杂层；第二掺杂层，该第二掺杂层具有与所述第一掺杂层的导电类型相同的导电类型；势垒层，该势垒层隔着所述第二掺杂层接近所述半导体结构设置，其中，所述势垒层包括部分掺杂层，所述部分掺杂层具有与所述第二掺杂层的导电类型相反的导电类型；以及一组电极，该组电极提供和控制所述载流子沟道中的载流子电荷。2.根据权利要求1所述的半导体器件，其中，所述第二掺杂层是德尔塔掺杂(δ掺杂)层，所述δ掺杂层具有大于所述势垒层的所述部分掺杂层的掺杂浓度的n型掺杂浓度。3.根据权利要求1所述的半导体器件，其中，所述第二掺杂层是德尔塔掺杂(δ掺杂)层，所述δ掺杂层具有大于所述第一掺杂层的掺杂浓度的n型掺杂浓度。4.根据权利要求1所述的半导体器件，其中，所述第一掺杂层的厚度大于所述第二掺杂层的厚度。5.根据权利要求1所述的半导体器件，其中，所述部分掺杂层的厚度大于所述第二掺杂层的厚度。6.根据权利要求1所述的半导体器件，其中，所述第二掺杂层是德尔塔掺杂(δ掺杂)层，所述δ掺杂层具有4×1019cm-3到6×1019cm-3范围内的n型掺杂浓度。7.根据权利要求1所述的半导体器件，其中，所述第二掺杂层被布置为离开所述载流子沟道的载流子电荷10nm到30nm。8.根据权利要求1所述的半导体器件，其中，所述载流子沟道由未掺杂沟道层形成，所述未掺杂沟道层具有20nm到30nm的范围内的厚度。9.根据权利要求1所述的半导体器件，其中，所述势垒层中的所述部分掺杂层的掺杂浓度处于5×1016cm-3到5×1017cm-3的范围内。10.根据权利要求1所述的半导体器件，其中，所述势垒层包括具有100nm到200nm范围内的厚度的无意掺杂层，并且其中，所述无意掺杂层设置在第二载流子沟道与所述部分掺杂层之间。11.根据权利要求1所述的半导体器件，其中，所述半导体结构包括：形成所述载流子沟道的未掺杂沟道层；以及未掺杂顶势垒层，所述第一掺杂层设置在所述未掺杂顶势垒层之间，所述未掺杂顶势垒层从所述第一掺杂层向所述载流子沟道提供载流子电荷。12.根据权利要求11所述的半导体器件，其中，所述未掺杂沟道层的材料和所述第二掺杂层的材料由相同材料形成。13.根据权利要求1所述的半导体器件，其中，所述半导体结构是半导体异质结构，所述半导体异质结构包括III-V族沟道层和具有所述第一掺杂层的III...

【专利技术属性】
技术研发人员：张坤好，唐晨杰，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：日本,JP