一种氮化镓器件及氮化镓器件的封装方法技术

本发明专利技术提供一种氮化镓器件及氮化镓器件的封装方法，所述氮化镓器件包括：设计好走线的覆铜PCB板(陶瓷或铝基的覆铜PCB板)和焊接在覆铜PCB板上的硅芯片和氮化镓芯片，硅芯片和氮化镓芯片之间采用Cascode的方式连接，其中，所述硅芯片正装在覆铜PCB板上，氮化镓芯片倒装在覆铜PCB板上。氮化镓器件主要使用覆铜PCB板上的走线实现所述氮化镓芯片和所述硅芯片之间的电气连接；其中，所述硅芯片的漏极直接与覆铜PCB板内走线上的焊盘焊接；所述氮化镓芯片的源极、栅极和漏极位于朝向覆铜PCB板的面上，且所述氮化镓芯片的源极、栅极和漏极均直接与覆铜PCB板内走线上的焊盘焊接。上述氮化镓器件的制备工艺简单，散热效果好。

【技术实现步骤摘要】
一种氮化镓器件及氮化镓器件的封装方法
本专利技术涉及半导体
，特别是一种氮化镓器件及氮化镓器件的封装方法。
技术介绍
GaNHEMT(高电子迁移率晶体管)被称为是第三代功率半导体器件。由于硅物理特征的局限性，GaNHEMT将逐渐取代硅器件在电力电子领域中的多数应用，进一步提高电力电子系统的效率及减小体积、降低制造成本。在硅基晶圆上生成的硅半导体PN结为“垂直结构”，所以MOSFET晶体管的三个极“垂直结构”般地分布在晶体管半导体芯片的上下两个平面上。在晶圆上面的氮化镓材料上生成的半导体PN结可以为“平面结构”，所以GaNHEMT的三个极分布在晶体管半导体芯片的同一个平面上。目前，晶体管有D-Mode(耗尽型)和E-Mode(增强型)两种。D-Mode的晶体管其漏极D和源极S之间平时处于常开的低阻态，而E-Mode的晶体管其漏极D和源极S之间平时处于常闭的高阻态。电力电子的电路拓扑中，为有效控制和方便使用，通常需要开关器件处于常闭的高阻态，所以常用的都是E-Mode的晶体管。所以D-Mode的氮化镓芯片(GANHEMT)必须通过Cascode(级联)的连接方式变成常闭的高阻态，才能方便有效地直接应用在电力电子的电路拓扑中。Cascode的连接方式如图1A所示，图1A中左侧为低压场效应管(LVMOS)的硅芯片，右侧为耗尽型的氮化镓芯片(D-ModeGANHEMT)。现有技术中提供一种Cascode连接方式的D-Mode器件，该D-Mode器件是采取将低压硅芯片和氮化镓芯片分别贴在不同材料的底板上，或将低压硅芯片正装在封装支架或金属底板上，将氮化镓芯片正装在封装支架或金属底板上，然后在两芯片之间，以及芯片与封装支架引脚之间用打线的方式进行Cascode连接。结合图1B对现有技术方案的详细描述如下：底座A1是一整块金属(金属顶层导电，底层是绝缘的)，其上附接有硅芯片A3和氮化镓芯片A2。在封装过程中，将硅芯片A3的源极(Source，S)和氮化镓芯片A2的栅极(Gate，G)连接到一起，作为氮化镓器件级联管的源极电极B3引出。由于硅芯片A3的漏极(Drain，D)在底部，而底座A1是一整块金属，需要将硅芯片A3的漏极与氮化镓A2的源极附接在一起，如图1B中的B1所示。将硅芯片A3的栅极作为氮化镓器件级联管的栅极电极引出，如图1B中的B2所示。将氮化镓芯片A2的漏极作为氮化镓器件级联管的漏极电极引出，如图1B中的B4所示。现有技术完成封装后的氮化镓器件级联管的俯视图如图2所示。图2中封装后的氮化镓器件级联管的电极的排列顺序依次为栅极(G端)、源极(S端)和漏极(D端)。现有技术的缺点如下：(1)硅芯片A3底面是硅材料；而氮化镓芯片A2的底面可能是硅、碳化硅或蓝宝石晶圆基，将硅芯片和氮化镓芯片贴焊或粘贴在同一材料或不同材料的支架或底板上，其制备工艺和散热存在问题；(2)封装上述Cascode连接的器件，其工艺复杂和成本较高；(3)作为同样过载电流的功率器件，氮化镓芯片A2面积比硅芯片面积小很多，即A2芯片上供连线用的焊盘面积也是小很多，过载电流能力与连接点的有效焊接面积和连线线径和条数有关。所以图1B中器件在制备过程中考虑打线工艺要求，A2芯片上供连接用的焊盘面积比实际打线线接触面积要大好几倍。(4)A3和A2的两个芯片之间只能采用打线的方式进行连接，工艺复杂，成本高，过载电流越大打线线径越粗、条数越多。为此，提供一种能够解决上述问题的氮化镓器件成为当前亟需解决的问题。
技术实现思路
针对现有技术中的问题，本专利技术提供一种氮化镓器件及氮化镓器件的封装方法。第一方面，本专利技术提供一种氮化镓器件，包括基板和Cascode级联在所述基板上的硅芯片和氮化镓芯片，所述硅芯片正装在所述基板上，所述氮化镓芯片倒装在所述基板上。即，氮化镓器件包括：基板和正装焊接在基板上的硅芯片、倒装焊接在基板上的氮化镓芯片，硅芯片和氮化镓芯片之间采用Cascode的方式连接。可选地，所述硅芯片和所述氮化镓芯片安装在所述基板的同一面上。可选地，氮化镓器件主要使用所述基板上的走线实现所述氮化镓芯片和所述硅芯片之间的电气连接；例如，所述硅芯片的漏极直接与所述基板内走线上的焊盘焊接；所述氮化镓芯片的源极、栅极和漏极位于朝向所述基板的面上，且所述氮化镓芯片的源极、栅极和漏极均直接与所述基板内走线上的焊盘焊接。可选地，所述硅芯片的漏极的焊盘、以及所述氮化镓芯片的源极、栅极和漏极的焊盘均与各自对应的所述基板内的走线上焊盘的面积相近。具体地，基板上的焊盘也可以比氮化镓芯片、硅芯片上的焊盘适当大一些，根据实际需要调整。可选地，所述硅芯片的漏极和所述氮化镓芯片的源极分别与基板内一第一走线上的焊盘焊接；及/或，所述氮化镓芯片的栅极与基板内一第二走线的一端焊盘焊接，所述第二走线的另一端焊盘焊接一源极封装引脚，从所述硅芯片的源极引出一第一引线并使所述第一引线的末端焊接于所述第二走线的另一端焊盘；及/或,所述氮化镓芯片的漏极与基板内一第三走线的一端焊盘焊接，所述第三走线的另一端焊盘焊接一漏极封装引脚；及/或所述硅芯片的栅极引出一第二引线并以所述第二引线的末端作为栅极封装引脚。可选地，所述基板为单层、双层或多层PCB电路板。第二方面，本专利技术还提供一种氮化镓器件的封装方法，包括：将硅芯片正装在基板上，将氮化镓芯片倒装在所述基板上，对所述硅芯片和所述氮化镓芯片采用Cascode的方式级联。可选地，所述硅芯片和所述氮化镓芯片安装在所述基板的同一面上。可选地，使用所述基板上的走线实现所述氮化镓芯片和所述硅芯片之间的电气连接；其中，所述硅芯片的漏极直接与所述基板内走线上的焊盘焊接；所述氮化镓芯片的源极、栅极和漏极位于朝向所述基板的面上，且所述氮化镓芯片的源极、栅极和漏极均直接与所述基板内走线上的焊盘焊接。本专利技术具有的有益效果：1)本专利技术的氮化镓器件，在Cascode级联时，硅芯片正装在基板上，氮化镓芯片倒装在基板上，进而主要通过基板上的走线实现氮化镓芯片和硅芯片之间的电气连接，进而氮化镓器件的制备工艺简单，散热效果好。2)由于氮化镓芯片倒装在基板上，氮化镓芯片上供连接用的焊盘面能全部有效地焊接在基板如PCB板的走线上的焊盘上，实现过载电流的有效连接面积最大化。3)由于氮化镓器件主要使用基板上的走线实现氮化镓芯片和硅芯片之间的电气连接，减少现有技术的Cascode封装中的大部分打线，解决了氮化镓器件在做成TO封装时空间上打线交叉的问题。同时，还可以实现除TO(TransistorOutline，晶体管外壳)封装之外的SOT(SmallOutlineTransistor，小外形晶体管)、QFN(QuadFlatPackage，小型方块平面封装)等形式的封装。附图说明图1A为现有技术中Cascode级联的原理图；图1B为现有技术中氮化镓器件的Cascode级联的示意图；图2为现有技术Cascode级联封装后的示意图；图3为本专利技术实施例1中氮化镓器件的示意图；图4为本专利技术实施例1中基板内部走线的示意图；图5为本专利技术实施例2中氮化镓器件封装方法的示意图。具体实施方式为了更好的解释本专利技术，以便于理解，下面结合附图，通过具体实施方式，对本专利技术作详细描述。为更好的理解本专利技术的内容，对本专利技术中本文档来自技高网...

【技术保护点】
1.一种氮化镓器件，包括基板和Cascode级联在所述基板上的硅芯片和氮化镓芯片，其特征在于，所述硅芯片正装在所述基板上，所述氮化镓芯片倒装在所述基板上。

【技术特征摘要】
1.一种氮化镓器件，包括基板和Cascode级联在所述基板上的硅芯片和氮化镓芯片，其特征在于，所述硅芯片正装在所述基板上，所述氮化镓芯片倒装在所述基板上。2.根据权利要求1所述的氮化镓器件，其特征在于，所述硅芯片和所述氮化镓芯片安装在所述基板的同一面上。3.根据权利要求1所述的氮化镓器件，其特征在于，使用所述基板上的走线实现所述氮化镓芯片和所述硅芯片之间的电气连接；其中，所述硅芯片的漏极直接与所述基板内走线上的焊盘焊接；所述氮化镓芯片的源极、栅极和漏极位于朝向所述基板的面上，且所述氮化镓芯片的源极、栅极和漏极均直接与所述基板内走线上的焊盘焊接。4.根据权利要求3所述的氮化镓器件，其特征在于，所述硅芯片的漏极的焊盘、以及所述氮化镓芯片的源极、栅极和漏极的焊盘均与各自对应的所述基板内的走线上焊盘的面积相近。5.根据权利要求1-4任一项所述的氮化镓器件，其特征在于，所述硅芯片的漏极和所述氮化镓芯片的源极分别与基板内一第一走线上的焊盘焊接；及/或，所述氮化镓芯片的栅极与基板内一第二走线的一端焊盘焊接，所述第二走线的另一端焊盘...

【专利技术属性】
技术研发人员：李孟，罗广豪，李幸辉，
申请(专利权)人：镓能半导体佛山有限公司，
类型：发明
国别省市：广东,44