氮化镓场效应晶体管制造技术

可以通过在半导体层(104)上形成含硅栅极介电层(108)来形成半导体器件(100)。栅极金属层在栅极介电层(108)上形成；在形成过程中，栅极金属层包括2原子百分比到10原子百分比的硅。栅极金属层被图案化以形成金属栅极(112)。随后形成源极接触孔和漏极接触孔(116)，且在接触孔(116)中形成并图案化接触金属(118)。后续接触退火以至少750℃的温度加热接触金属(118)和栅极(112)至少30秒。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术大体涉及半导体器件，且具体涉及氮化镓场效应晶体管。
技术介绍
氮化镓场效应晶体管(GaNFET)可以具有绝缘金属栅极和隧穿源极接触和漏极接触。形成可靠源极接触和漏极接触可能要求以一定温度退火，这使得栅极介电层退化。
技术实现思路
半导体器件可以通过形成具有2原子百分比到10原子百分比的硅的金属栅极而形成。金属栅极被形成在包含硅的栅极介电层上。后续的接触退火可以包括以至少750℃的温度加热至少30秒。附图说明图1A-1E示出连续制造阶段中的半导体器件的横截面。图2-4示出形成具有2原子百分比到10原子百分比的硅的GaNFET的金属栅极的示例性过程。具体实施方式下面文献描述相关主题并由此通过引用纳入本文：申请号US13/886378；US2014/0042452A1；申请号US13/886429(TI-71209WO，对应与本申请同时提交的PCT申请)；申请号US13/886652(TI-71492WO，对应与本申请同时提交的PCT申请)；申请号US13/886709和申请号13886688(TI-72417WO，对应与本申请同时提交的PCT申请)。可以通过在半导体层上形成含硅栅极介电层(如，氮化硅)形成半导体器件。栅极金属层被形成在栅极介电层上；栅极金属层在形成过程中包括2原子百分比到10原子百分比的硅。栅极金属层被图案化以形成金属栅极。形成接触金属并且可能地图案化接触金属以形成源极接触和漏极接触。后续接触退火以至少750℃的温度加热接触金属和栅极至少30秒。III-氮化物(III-N)半导体材料是下列材料：第三主族(硼族)元素(硼、铝、镓、铟)提供半导体材料中的一部分原子并且氮原子提供剩余部分。III-N半导体材料的例子是氮化镓、硼镓氮化物、铝镓氮化物、氮化铟以及铟铝镓氮化物。可以用可变下标书写III-N材料以表示一定范围的可能计量比。例如，铝镓氮化物可以被写为AlxGa1-xN，且铟铝镓氮化物可以被写为InxAlyGa1-x-yN。GaNFET是包括III-N半导体材料的场效应晶体管的一个例子。在通过溅射形成铝(“溅射铝”)的一个例子中，溅射铝也包括高达若干百分比的铜、硅、钛和/或其它元素，以便改善铝的电迁移特性。图1A-1E示出连续制造阶段中半导体器件的横截面。参考图1A，半导体器件100被形成在衬底102上，该衬底在顶表面上可以具有III-N半导体材料的低缺陷层，例如，氮化镓的意外掺杂层。III-N半导体材料的势垒层104被形成在衬底102的顶表面上。势垒层(barrierlayer)104可以包括AlxGa1-xN或InxAlyGa1-x-yN，厚度为2到30纳米。在衬底102的顶表面处的III-N半导体材料的低缺陷层上形成势垒层104在势垒层104正下方的低缺陷层中产生两维电子气，具有例如1x1012到2x1013cm-2的电子密度。可以在势垒层104上形成2到5纳米的氮化镓的可选盖层(caplayer)106。含硅栅极介电层108被形成在势垒层104上，且在盖层106上(如果盖层106存在的话)。栅极介电层108可以是，例如，通过低压化学气相沉积(LPCVD)或等离子体增强化学气相沉积(PECVD)形成的10到20纳米的氮化硅。在本例的另一些版本中，栅极介电层108可以包括氮化硅、二氧化硅和/或氮氧化硅中的一层或更多层。在栅极介电层108上形成场介电质110层并将其图案化以具有邻近半导体器件100的沟道区域的倾斜边缘。场介电质110可以包括，例如，通过LPCVD或PECVD形成的100到300纳米的氮化硅。在沟道区域上方的栅极介电层108上形成金属栅极112，并且金属栅极112与场介电质110的倾斜边缘交叠。金属栅极112可以包括至少10％的钛，例如，钛钨合金。金属栅极112进一步包括2原子百分比到10原子百分比的硅。金属栅极112例如可以通过刻蚀工艺或剥离工艺形成。参考图1B，钝化介电层114被形成在金属栅极112、场介电质110和栅极介电层108上。钝化介电层114可以包括，例如，通过PECVD形成的200到300纳米的氮化硅。源极接触孔和漏极接触孔116被刻蚀通过钝化介电层114、栅极介电层108和盖层106，并进入靠近两维电子气的势垒层104中。源极接触孔和漏极接触孔116的宽度可以为1到10微米。参考图1C，接触金属118被形成在源极接触孔和漏极接触孔116中并被图案化。接触金属118可以包括，例如，在源极接触孔和漏极接触孔116中溅射的40到100纳米厚的钛层120、钛层120上形成的50到200纳米厚的溅射铝层122以及在溅射铝层122上通过反应溅射(也被称为物理气相沉积(PVD))形成的30到80纳米厚的氮化钛层124。在本例的其中一个版本中，形成接触金属118以便在源极接触孔和漏极接触孔116的每个中提供开口空腔。在形成源极接触孔和漏极接触孔116以及接触金属118之前形成金属栅极112和钝化介电层114有利地允许更近的栅源间隔和更高的制造工艺宽容度，因为接触金属118可以交叠钝化介电层114的顶表面而不干扰金属栅极112。在本例的一个替换版本中，源极接触孔和漏极接触孔116的形成可以省略，以便接触金属118被形成在III-N半导体材料的现有顶表面上。参考图1D，接触退火工艺126将接触金属118加热到至少750℃达至少30秒。接触退火工艺126通过减小电气连接的阻抗并使得电气连接更欧姆化(也就是，使得电气连接的电流电压关系更线性化)，改善接触金属118和两维电子气之间的电气连接。增加接触退火工艺126的温度进一步改善电气连接。在本实施例的其中一个版本中，接触退火工艺126将接触金属118加热到至少800℃达至少30秒。在另一版本中，接触退火工艺126将接触金属118加热到至少850℃达至少30秒钟。在进一步版本中，接触退火工艺126将接触金属118加热到至少900℃达至少30秒。可以例如在快速热处理器(RTP)工具中执行接触退火工艺126，其使用白炽灯加热半导体器件100。形成金属栅极112以使其具有2原子百分比到10原子百分比的硅减少了硅从含硅栅极介电层108到金属栅极112的净流量，由此有利改善栅极介电层108的介电完整性。参考图1E，第一金属化层128被形成在接触金属118上。第一金属化层128可以包括，例如，本文档来自技高网...

【技术保护点】
一种半导体器件，其包括：衬底，其具有设置在所述衬底的顶表面上的半导体层；栅极介电层，其被设置在所述半导体层上，所述栅极介电层包含硅；金属栅极，其被设置在所述栅极介电层上，所述金属栅极包括2原子百分比到10原子百分比的硅；和接触金属，其被设置在靠近所述金属栅极的源极接触孔和漏极接触孔中。

【技术特征摘要】
【国外来华专利技术】2013.05.03 US 13/886,7441.一种半导体器件，其包括：
衬底，其具有设置在所述衬底的顶表面上的半导体层；
栅极介电层，其被设置在所述半导体层上，所述栅极介电层包含硅；
金属栅极，其被设置在所述栅极介电层上，所述金属栅极包括2原
子百分比到10原子百分比的硅；和
接触金属，其被设置在靠近所述金属栅极的源极接触孔和漏极接触
孔中。
2.一种半导体器件，其包括：
衬底，其具有包括设置在所述衬底的顶表面上的III-N半导体材料的
半导体层；
栅极介电层，其被设置在所述半导体层上，所述栅极介电层包含硅；
金属栅极，其被设置在所述栅极介电层上，所述金属栅极包括2原
子百分比到10原子百分比的硅；和
源极隧穿触点和漏极隧穿触点，它们被设置在靠近所述金属栅极的
位置，所述源极隧穿触点和漏极隧穿触点具有设置在源极接触孔和漏极
接触孔中的接触金属，所述源极接触孔和漏极接触孔实现到所述III-N半
导体材料中设置的两维电子气的隧穿连接。
3.根据权利要求2所述的半导体器件，其中所述金属栅极包含4原
子百分比到6原子百分比的硅。
4.根据权利要求2所述的半导体器件，其中所述栅极介电层包括氮
化硅。
5.根据权利要求2所述的半导体器件，其中所述金属栅极包含至少
10％的钛。
6.根据权利要求2所述的半导体器件，其中所述金属栅极包含钛钨。
7.根据权利要求2所述的半导体器件，其中所述接触金属包括接触
所述半导体层的钛层。
8.根据权利要求7所述的半导体器件，其中所述接触金属包含设置
在所述钛层上...

【专利技术属性】
技术研发人员：A·M·海尔德，J·约翰，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US