制造半导体装置的方法制造方法及图纸

提供了制造半导体装置的方法，所述方法包括：在目标层上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模顺序地对第二硬掩模层和第一硬掩模层进行图案化以形成第一硬掩模图案和位于第一硬掩模图案上的第二硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻目标层，其中，第二硬掩模层包括掺杂杂质的非晶硅。

Method of Manufacturing Semiconductor Devices

A method for manufacturing semiconductor devices is provided. The methods include: sequentially forming the first hard mask layer, the second hard mask layer and the photoresist layer on the target layer; patterning the photoresist layer to form a photoresist pattern; and patterning the second hard mask layer and the first hard mask layer as an etching mask sequence to form the first hard mask layer. The first hard mask pattern and the second hard mask pattern located on the first hard mask pattern are used as etching masks to etch the target layer, in which the second hard mask layer includes amorphous silicon doped with impurities.

【技术实现步骤摘要】
制造半导体装置的方法本申请要求于2017年12月5日在韩国知识产权局提交的第10-2017-0166064号韩国专利申请的优先权，该韩国专利申请的内容如所阐述的一样通过引用全部包含于此。
本专利技术构思总体上涉及半导体装置，更具体地，涉及制造半导体装置的方法。
技术介绍
近来，正在开发半导体装置以在低电压下高速执行，并且正在制造半导体以增大其集成度。因此，高度集成的半导体装置的高度缩小的图案具有精细的宽度，并且可以以小节距间隔开。已经引入了极紫外(EUV)光刻技术以形成具有精细的宽度的半导体装置。在使用EUV光刻来蚀刻半导体装置的工艺中的光致抗蚀剂厚度是提高生产率的重要因素之一。已经提出了各种技术以减小图案形成所需的光致抗蚀剂的厚度。
技术实现思路
本专利技术构思的一些实施例提供了制造半导体装置的方法，所述方法包括：在目标层上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模顺序地对第二硬掩模层和第一硬掩模层进行图案化以形成第一硬掩模图案和位于第一硬掩模图案上的第二硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻目标层，其中，第二硬掩模层包括掺杂杂质的非晶硅。本专利技术构思的进一步的实施例提供了制造半导体装置的方法，所述方法包括：在基底上形成限定有源区的器件隔离层；在有源区中形成掩埋栅极；在基底上形成与有源区接触的金属层；在金属层上形成第一硬掩模层，在第一硬掩模层上形成第二硬掩模层，在第二硬掩模层上形成光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模对第二硬掩模层进行图案化以形成第二硬掩模图案；将第二硬掩模图案用作蚀刻掩模对第一硬掩模层进行图案化以形成第一硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模蚀刻金属层以形成金属层图案，其中，第一硬掩模层包括掺杂杂质的非晶硅。本专利技术构思的进一步的实施例提供了制造半导体装置的方法，所述方法包括：在目标层上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层，第一硬掩模层包括非晶碳层，第二硬掩模层包括掺杂杂质的非晶硅；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模蚀刻第二硬掩模层以形成第二硬掩模图案；将第二硬掩模图案用作蚀刻掩模蚀刻第一硬掩模层以形成第一硬掩模图案。本专利技术构思的一些实施例提供了制造半导体装置的方法，所述方法包括：在基底上形成限定有源区的器件隔离层；在有源区中形成掩埋栅极；在基底上形成层间绝缘层，在层间绝缘层中形成位线结构和着陆垫，着陆垫电连接到有源区；在层间绝缘层上形成绝缘层；在绝缘层上形成第一硬掩模层，在第一硬掩模层上形成第二硬掩模层，在第二硬掩模层上形成光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模对第二硬掩模层进行图案化以形成第二硬掩模图案；将第二硬掩模图案用作蚀刻掩模对第一硬掩模层进行图案化以形成第一硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻绝缘层以形成沟槽；形成通过沟槽电连接到着陆垫的电容器，其中，第二硬掩模层包括掺杂杂质的非晶硅。本专利技术构思的进一步的实施例提供了制造半导体装置的方法，所述方法包括：在基底上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模顺序地对第二硬掩模层和第一硬掩模层进行图案化以形成第一硬掩模图案和位于第一硬掩模图案上的第二硬掩模图案；将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻基底以形成在一个方向上延伸的鳍图案，其中，第二硬掩模层包括掺杂杂质的非晶硅。附图说明通过参照附图对本专利技术构思的示例性实施例进行详细描述，本专利技术构思的上述和其它方面和特征将变得更清楚，在附图中：图1至图5是示出根据本专利技术构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。图6至图12是示出根据本专利技术构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。图13至图21是示出根据本专利技术构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。图22至图27是示出根据本专利技术构思的一些实施例的半导体装置的制造中的工艺步骤的剖视图。图28是示出根据本专利技术构思的一些实施例的根据掺杂在硬掩模层中的磷(P)的浓度的蚀刻速率的变化的图。具体实施方式在下文中将参照附图更充分地描述各种示例实施例，在附图中示出了一些示例实施例。然而，本专利技术构思可以以许多不同的形式实施，并且不应该被理解为局限于这里阐述的示例实施例。更确切地说，提供这些示例实施例使得本描述将是彻底的和完整的，并且将向本领域技术人员充分地传达本专利技术构思的范围。在附图中，为了清晰起见，可以夸大层和区域的尺寸和相对尺寸。将理解的是，当元件或层被称作在另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可直接在所述另一元件或层上、直接连接到或直接结合到所述另一元件或层，或者可能存在中间元件或中间层。相反，当元件被称为“直接在”另一元件或层“上”，“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。同样的附图标记始终表示同样的元件。如这里所使用的，术语“和/或”包括相关所列项中的一个或更多个的任意组合和全部组合。将理解的是，虽然在这里可以使用术语第一、第二、第三、第四等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语只是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本专利技术构思的教导的情况下，下面讨论的第一元件、第一组件、第一区域、第一层或第一部分可被称为第二元件、第二组件、第二区域、第二层或第二部分。为了易于描述，在这里可使用空间相对术语(诸如“在……之下”、“在……下方”、“下面的”、“在……上方”、“上面的”等)来描述如在图中所示的一个元件或特征与另外的(一个或一些)元件或特征的关系。将理解的是，空间相对术语意图包括除了在图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则被描述为在其它元件或特征“下方”或“之下”的元件将随后被定位为在所述其它元件或特征“上方”。因此，示例性术语“在……下方”可包含上方和下方两种方位。所述装置可以被另外定位(旋转90度或在其它方位)，并相应地解释在这里使用的空间相对描述语。这里使用的术语仅出于描述具体示例实施例的目的，而不意在限制本专利技术构思。如这里使用的，单数形式的“一个(种/者)”和“该/所述”也意图包括复数形式，除非上下文另外清楚指出。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。这里参照作为理想化示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。如此，将预计由例如制造技术和/或公差导致的示出的形状的变化。因此，示例实施例不应被解释为局限于这里示出的区域的具体形状，而是将包括因例如制造导致的形状的偏差。例如，示出为矩形的注入区域将通常在其本文档来自技高网...

【技术保护点】
1.一种制造半导体装置的方法，所述方法包括：在目标层上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模顺序地对第二硬掩模层和第一硬掩模层进行图案化，以分别形成第一硬掩模图案和位于第一硬掩模图案上的第二硬掩模图案；并且将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻目标层，其中，第二硬掩模层包括掺杂杂质的非晶硅。

【技术特征摘要】
2017.12.05 KR 10-2017-01660641.一种制造半导体装置的方法，所述方法包括：在目标层上顺序地形成第一硬掩模层、第二硬掩模层和光致抗蚀剂层；对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案；将光致抗蚀剂图案用作蚀刻掩模顺序地对第二硬掩模层和第一硬掩模层进行图案化，以分别形成第一硬掩模图案和位于第一硬掩模图案上的第二硬掩模图案；并且将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻目标层，其中，第二硬掩模层包括掺杂杂质的非晶硅。2.如权利要求1所述的方法，其中，掺杂杂质的非晶硅包括作为杂质的五价元素。3.如权利要求2所述的方法，其中，五价元素为磷。4.如权利要求1所述的方法，其中，对光致抗蚀剂层进行图案化以形成光致抗蚀剂图案的步骤包括：将光致抗蚀剂层暴露于极紫外光；并且对已曝光的光致抗蚀剂层进行显影以形成光致抗蚀剂图案。5.如权利要求1所述的方法，其中，第一硬掩模层包括非晶碳层。6.如权利要求5所述的方法，其中，目标层包括金属层；并且其中，将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻目标层的步骤包括蚀刻金属层以形成金属层图案。7.如权利要求6所述的方法，其中，蚀刻目标层的步骤包括干蚀刻目标层。8.如权利要求1所述的方法，其中，第一硬掩模层包括氧化硅。9.如权利要求8所述的方法，其中，目标层包括绝缘层；并且其中，将第一硬掩模图案和第二硬掩模图案用作蚀刻掩模来蚀刻目标层的步骤包括蚀刻绝缘层以在绝缘层中形成沟槽。10.如权利要求1所述的方法，所述方法还包括在光致抗蚀剂层与第二硬掩模层之间形成下层。11.一种制造半导体装置的方法，所述方法包括：在基底上形成限定有源区的器件隔离层；在有源区中形成掩埋栅极；在基底上...

【专利技术属性】
技术研发人员：高永珉，权赫宇，李凖原，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR