印刷电路板及其制造方法技术

根据本发明专利技术的一方面的印刷电路板设有：具有绝缘特性的基膜；和包括堆叠在基膜的至少一个表面侧并布置成行的多个配线部分的导电图案；以及将导电图案和基膜的外表面覆盖的绝缘层，其中多个配线部分具有1‑20μm的平均间距和30‑120μm的平均高度，并且在截面图中彼此相邻的多个配线部分间的绝缘层的填充面积比率不小于95％。根据本发明专利技术的另一方面的用于制造印刷电路板的方法包括：用于将导电图案堆叠在基膜的至少一个表面侧上的步骤；用于将绝缘膜铺设在导电图案和基膜的外表面上的步骤；以及用于对通过铺设有绝缘层而获得的堆叠体执行真空热压的步骤。

Printed Circuit Board and Its Manufacturing Method

According to one aspect of the present invention, a printed circuit board is provided with: a base film having insulation characteristics; a conductive pattern comprising at least one surface side of the base film and a plurality of wiring parts arranged in rows; and an insulating layer covering the outer surface of the conductive pattern and the base film, in which a plurality of wiring parts have an average spacing of 1_20 micron and an average height of 30_120 micron, and are truncated. The filling area ratio of insulation layer between adjacent parts of distribution lines in the plan is not less than 95%. According to another aspect of the invention, methods for manufacturing printed circuit boards include steps for stacking conductive patterns on at least one surface side of the base film, steps for laying insulating films on the outer surface of the conductive pattern and the base film, and steps for performing vacuum hot pressing on stacks obtained by laying an insulating layer.

【技术实现步骤摘要】
【国外来华专利技术】印刷电路板及其制造方法
本专利技术涉及印刷电路板及其制造方法。本申请要求2016年10月12日提交的日本专利申请No.2016-201012的优先权，并且该日本专利申请的全部内容通过引用并入本文。
技术介绍
随着电子器件的尺寸和重量的减小，印刷电路板已被广泛使用。这种印刷电路板通常具有如下结构：其中，在包含聚酰亚胺等作为主要成分的基膜上形成有导电图案，并且导电图案被诸如阻焊剂等的绝缘层覆盖(参见日本未审查专利申请公开No.2013-004625)。引用列表专利文献PTL1：日本未审查专利申请公开No.2013-004625
技术实现思路
根据本专利技术的实施例的印刷电路板包括：基膜，其具有绝缘特性；导电图案，其堆叠在基膜的至少一个表面侧上，并且包括布置成彼此相邻的多个配线部分；以及绝缘层，其覆盖基膜的外表面和导电图案的外表面，其中，多个配线部分具有1μm以上且20μm以下的平均间距以及30μm以上且120μm以下的平均高度，并且在截面图中彼此相邻的多个配线部分之间的绝缘层的填充面积比率为95％以上。根据本专利技术的实施例的用于制造印刷电路板的方法，包括：堆叠步骤，将导电图案堆叠在基膜的至少一个表面侧上，基膜具有绝缘特性，导电图案包括布置成彼此相邻的多个配线部分；层叠步骤，将绝缘膜层叠在基膜的外表面和导电图案的外表面上；以及真空热压步骤，对层叠有绝缘膜的堆叠体进行真空热压，其中，多个配线部分具有1μm以上且20μm以下的平均间距以及30μm以上且120μm以下的平均高度。附图说明图1是根据本专利技术的实施例的印刷电路板的示意性截面图。图2是示出根据本专利技术的实施例的用于制造印刷电路板的方法的流程图。具体实施方式[本公开要解决的问题]近年来，随着电子器件的尺寸的进一步减小，印刷电路板的配线密度也在增加。配线密度的增加使得配线间距(间隔)极小。因此，在现有的印刷电路板中，可能在基膜的表面附近产生配线线路之间没有填充绝缘层的区域，这可能导致配线线路之间的不充分的绝缘特性。鉴于上述情况做出了本专利技术。本专利技术的目的是提供一种具有相对高的配线密度并在配线线路之间具有良好的绝缘特性的印刷电路板以及一种用于制造印刷电路板的方法。[本公开的有益效果]本专利技术的印刷电路板和用于制造印刷电路板的方法能够改善配线密度以及配线线路之间的绝缘特性两者。[本专利技术的实施例的描述]根据本专利技术的实施例的印刷电路板包括：基膜，其具有绝缘特性；导电图案，其堆叠在基膜的至少一个表面侧上，并且包括布置成彼此相邻的多个配线部分；以及绝缘层，其覆盖基膜的外表面和导电图案的外表面，其中，多个配线部分具有1μm以上且20μm以下的平均间距以及30μm以上且120μm以下的平均高度，并且在截面图中彼此相邻的多个配线部分之间的绝缘层的填充面积比率为95％以上。印刷电路板具有在上述范围内的配线部分的平均间距和平均高度并具有相对高的配线密度，而印刷电路板在配线部分之间的绝缘层的填充面积比率为95％以上，因此也具有良好的绝缘特性。也就是说，印刷电路板具有相对高的配线密度以及配线线路之间的良好绝缘特性。每个配线部分的外表面与绝缘层的外表面之间的平均最小距离优选地大于0且为20μm以下。当每个配线部分与绝缘层之间的平均最小距离在上述范围内时，可以在不增加绝缘层厚度和延伸印刷电路板厚度的情况下维持绝缘特性。绝缘层优选地是阻焊剂。当使用阻焊剂作为绝缘层时，可以以上述填充面积比率容易且可靠地执行绝缘层的填充。根据本专利技术另一实施例的用于制造印刷电路板的方法包括：堆叠步骤，将导电图案堆叠在基膜的至少一个表面侧上，基膜具有绝缘特性，导电图案包括布置成彼此相邻的多个配线部分；层叠步骤，将绝缘膜层叠在基膜的外表面和导电图案的外表面上；以及真空热压步骤，对层叠有绝缘膜的堆叠体进行真空热压，其中，多个配线部分具有1μm以上且20μm以下的平均间距以及30μm以上且120μm以下的平均高度。根据用于制造印刷电路板的方法，通过在将绝缘膜层叠在导电图案的外表面上之后进行真空热压，具有相对高的配线密度的配线部分之间的间隙能够容易且可靠地被绝缘层填充。因此，用于制造印刷电路板的方法能够提供具有相对高的配线密度和良好的绝缘特性的印刷电路板。在真空热压步骤中，加热温度优选为50℃以上且150℃以下，并且加压时间优选为5秒以上且20秒以下。当真空热压中的加压温度和时间在上述范围内时，配线部分之间的间隙能够容易且可靠地被绝缘层填充。术语“填充面积比率”意味着：在与配线部分的纵向垂直的截面中，在与印刷电路板的表面平行的方向上位于彼此相邻的配线部分的侧边缘之间的区域中，填充有绝缘层的面积相对于该区域的整个面积的比率。[本专利技术的实施例的细节]在下文中，将参考附图详细地描述根据本专利技术的实施例的印刷电路板和用于制造印刷电路板的方法。关于根据该实施例的印刷电路板的术语“正和背”，在印刷电路板的厚度方向上，堆叠有导电图案的一侧被称为“正”，而与堆叠有导电图案的一侧相反的另一侧被称为“背”，并且这些正和背并不意味着是相对于印刷电路板的使用状态而言的印刷电路板的正和背。[印刷电路板]图1所示的印刷电路板主要包括具有绝缘特性的基膜1、堆叠在基膜1的一个表面侧(正表面侧)上的导电图案2、以及覆盖基膜1的外表面和导电图案2的外表面的绝缘层3。<基膜>基膜1是由合成树脂制成并具有电绝缘特性的层。基膜1还用作上面形成有导电图案2的基底。基膜1可以具有柔性，在这种情况下，印刷电路板用作柔性印刷电路板。基膜1的材料没有特别限制，只要该材料具有绝缘特性即可。可以使用具有低介电常数并形成为片状形状的合成树脂膜。合成树脂膜的主要成分的实例包括聚酰亚胺、聚对苯二甲酸乙二醇酯、液晶聚合物和氟树脂。术语“主要成分”是指具有最高含量的成分，例如，在该材料中具有50质量％(％bymass)以上含量的成分。基膜1的平均厚度的下限优选为5μm并且更优选为10μm。基膜1的平均厚度的上限优选为50μm并且更优选为40μm。当基膜1的平均厚度小于该下限时，基膜1可能具有不充分的绝缘强度。当基膜1的平均厚度超过该上限时，印刷电路板的厚度可能不必要地增加。<导电图案>导电图案2是由具有导电性的材料制成的层，并且包括布置成彼此相邻的多个配线部分2a。配线部分2例如是形成线圈图案的配线线路。导电图案2可以包括除配线部分2a之外的图案，例如，焊盘部分的图案等。导电图案2可以直接堆叠在基膜1的表面上或者在它们之间具有粘接剂层。导电图案2的材料(主要成分)没有特别限制，只要该材料具有导电性即可。该材料优选地具有低电阻。导电图案2可以由例如铜或银形成。导电图案2可以镀有例如金、银、锡或镍。多个配线部分2a的平均间距d1的下限为1μm，更优选为3μm，并且还更优选为5μm。另一方面，多个配线部分2a的平均间距d1的上限为20μm，更优选为15μm，并且还更优选为10μm。当多个配线部分2a的平均间距d1小于该下限时，配线部分2a之间可能发生短路。相反，当多个配线部分2a的平均间距d1超过该上限时，可能不满足对配线密度的要求。另外，配线部分2a之间的间隙也可以通过现有方法容易地被绝缘层填充，因此可能无法充分地实现本专利技术的有益效果。术语“多个配线部分的平均间距”是指：通本文档来自技高网...

【技术保护点】
1.一种印刷电路板，包括：基膜，其具有绝缘特性；导电图案，其堆叠在所述基膜的至少一个表面侧上，并且包括布置成彼此相邻的多个配线部分；以及绝缘层，其覆盖所述基膜的外表面和所述导电图案的外表面，其中，所述多个配线部分具有1μm以上且20μm以下的平均间距以及30μm以上且120μm以下的平均高度，并且在截面图中彼此相邻的所述多个配线部分之间的所述绝缘层的填充面积比率为95％以上。

【技术特征摘要】
【国外来华专利技术】2016.10.12 JP 2016-2010121.一种印刷电路板，包括：基膜，其具有绝缘特性；导电图案，其堆叠在所述基膜的至少一个表面侧上，并且包括布置成彼此相邻的多个配线部分；以及绝缘层，其覆盖所述基膜的外表面和所述导电图案的外表面，其中，所述多个配线部分具有1μm以上且20μm以下的平均间距以及30μm以上且120μm以下的平均高度，并且在截面图中彼此相邻的所述多个配线部分之间的所述绝缘层的填充面积比率为95％以上。2.根据权利要求1所述的印刷电路板，其中，每个所述配线部分的外表面与所述绝缘层的外表面之间的平均最小距离大于0且为20μm以下...

【专利技术属性】
技术研发人员：冈本康平，山口贺人，三浦宏介，上田宏，木村淳，
申请(专利权)人：住友电工印刷电路株式会社，
类型：发明
国别省市：日本,JP