半导体装置结构的形成方法制造方法及图纸

提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层，第一掩模层具有沟槽，沟槽具有内壁和底表面。此方法包含在第一沟槽中形成第二掩模层。此方法包含移除覆盖底表面的第二掩模层，以在第二掩模层中形成第二沟槽，第二沟槽暴露出底表面且在介电层的第一部分上方，留下的第二掩模层覆盖内壁。此方法包含移除第一部分、第一掩模层和第二掩模层，以在介电层中形成第三沟槽。此方法包含在第三沟槽中形成导电结构。

【技术实现步骤摘要】
半导体装置结构的形成方法
本专利技术实施例有关于半导体技术，且特别是有关于半导体装置结构的形成方法。
技术介绍
半导体集成电路(integratedcircuit，IC)工业已经历了快速成长。在集成电路材料和设计上的技术进步产生了数代集成电路，每一代都比前一代具有更小且更复杂的电路。然而，这些进步增加了加工与制造集成电路的复杂性。在集成电路的发展史中，功能密度(即每一芯片区互连的装置数目)增加，同时几何尺寸(即制造过程中所产生的最小的元件(或线路))缩小。此元件尺寸微缩化的工艺一般来说具有增加生产效率与降低相关费用的益处。然而，由于部件(feature)尺寸持续缩减，制造工艺持续变的更加难以实施。因此，形成越来越小的尺寸的可靠的半导体装置是个挑战。
技术实现思路
在一些实施例中，提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层，其中第一掩模层具有第一沟槽，且第一沟槽具有内壁和底表面；在第一沟槽中形成第二掩模层；移除覆盖底表面的第二掩模层，以在第二掩模层中形成第二沟槽，其中第二沟槽暴露出底表面且在介电层的第一部分上方，且留下的第二掩模层覆盖内壁；移除第一部分、第一掩模层和第二掩模层，以在介电层中形成第三沟槽；以及在第三沟槽中形成导电结构。在一些其他实施例中，提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层，其中第一掩模层具有第一沟槽和第二沟槽，且第一沟槽具有第一内壁和第一底表面；在第一内壁上方顺应性形成第二掩模层，其中第二掩模层具有在第一沟槽中的第三沟槽并暴露出第一底表面，第三沟槽比第二沟槽窄，且第三沟槽和第二沟槽分别在介电层的第一部分和第二部分上方；移除第一部分、第二部分、第一掩模层和第二掩模层，以在介电层中形成第四沟槽和第五沟槽，其中第四沟槽比第五沟槽窄；以及分别在第四沟槽和第五沟槽中形成第一导电结构和第二导电结构。在一些其他实施例中，提供半导体装置结构的形成方法，此方法包含在介电层上方形成第一掩模层，其中第一掩模层具有第一沟槽和第二沟槽，且第一沟槽具有第一内壁和第一底表面；在第一掩模层的顶表面和第一内壁上方形成第二掩模层，其中在第一内壁上方的第二掩模层的厚度沿远离介电层的方向增加，第二掩模层具有在第一沟槽中的第三沟槽并暴露出第一底表面，且第三沟槽和第二沟槽分别在介电层的第一部分和第二部分上方；移除第一部分、第二部分、第一掩模层和第二掩模层，以在介电层中形成第四沟槽和第五沟槽，其中第四沟槽比第五沟槽窄；以及分别在第四沟槽和第五沟槽中形成第一导电结构和第二导电结构。附图说明根据以下的详细说明并配合附图可以更加理解本专利技术实施例。应注意的是，根据本产业的标准惯例，附图示中的各种部件并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。图1A-1M为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。图2A-2C为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。图3A-3H为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。图4A-4F为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。其中，附图标记说明如下：110半导体基底110A、110B区域120介电层122、155、S1、S2、S3、S4、221顶表面130、150、220、310掩模层140硬掩模层151、152、153、154、182、212、222、224、226、228、312、314、316、318、R1、R2、R3、R4沟槽160、190下层170、200中间层180、210上层222a、224a、226a、228a、N1、N2、N3、N4内壁229侧壁230光阻层240阻障层250导电材料层B1、B2、B3、B4底表面D1、D2距离L1、L2、L3、L4导电结构M1、M2图案化的掩模结构T1、T2、T3、T4、T4’、T5、T6、T7、T8、T9、T10厚度V1方向W1、W2、W3、W4、W5、W6、W7、W8、W9、W10、W11、W12、W13、W14宽度具体实施方式要了解的是以下的揭露内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化揭露内容的说明。当然，这些仅为范例并非用以限定本专利技术。例如，以下的揭露内容叙述了将一第一部件形成于一第二部件之上或上方，即表示其包含了所形成的上述第一部件与上述第二部件是直接接触的实施例，亦包含了尚可将附加的部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与上述第二部件可能未直接接触的实施例。此外，揭露内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。再者，为了方便描述附图中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及类似的用语。除了附图所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。应当理解的是，可提供额外的操作于本专利技术实施例的方法之前、本专利技术实施例的方法中和本专利技术实施例的方法之后，且在本专利技术实施例的方法的其他实施例中，可取代或消除所述的一些操作。图1A-1M为依据一些实施例的形成半导体装置结构的工艺的各种阶段的剖面示意图。如图1A所示，提供半导体基底110。在一些实施例中，半导体基底110为块材(bulk)半导体基底，例如半导体晶片。举例来说，半导体基底110为硅晶片。半导体基底110可包含硅或其他元素半导体材料(例如锗)。在一些其他实施例中，半导体基底110包含化合物半导体。化合物半导体可包含硅锗、砷化镓、碳化硅、砷化铟、磷化铟、其他合适的化合物半导体或前述的组合。在一些实施例中，半导体基底110包含绝缘层上覆半导体(semiconductor-on-insulator，SOI)基底。绝缘层上覆半导体基底可透过使用晶片接合工艺、硅膜转移工艺、植氧分离(separationbyimplantationofoxygen，SIMOS)工艺、其他可应用的方法或前述的组合制造。在一些实施例中，各种装置元件形成于半导体基底110中及/或半导体基底110上方。为了简单和清楚起见，这些装置元件未显示于附图中。这些装置元件的范例包含晶体管、二极管、其他合适的元件或前述组合。举例来说，晶体管可为金属氧化物半导体场效晶体管(metaloxidesemiconductorfieldeffecttransistors，MOSFET)、互补式金属氧化物半导体(complementarymetaloxidesemiconductor，CMOS)晶体管、双极性接面晶体管(bipolarjunctiontransistors，BJT)、高压晶体管、高频晶体管、p型通道场效晶体管及/或n型通道场效晶体管(p-channel/n-channelfieldeffecttransistors，PFETs/NFETs)等。进行各种工艺(例如前段产线(fr本文档来自技高网...

【技术保护点】
1.一种半导体装置结构的形成方法，包括：在一介电层上方形成一第一掩模层，其中该第一掩模层具有一第一沟槽，且该第一沟槽具有一内壁和一底表面；在该第一沟槽中形成一第二掩模层；移除覆盖该底表面的该第二掩模层，以在该第二掩模层中形成一第二沟槽，其中该第二沟槽暴露出该底表面且在该介电层的一第一部分上方，且留下的该第二掩模层覆盖该内壁；移除该第一部分、该第一掩模层和该第二掩模层，以在该介电层中形成一第三沟槽；以及在该第三沟槽中形成一导电结构。

【技术特征摘要】
2017.11.08 US 62/583,121;2018.01.31 US 15/884,7601.一种半导体装置结构的形成方法，包括：在一介电层上方形成一第一掩模层，其中该第一掩模层具有一第一沟槽，且该第一沟槽具...

【专利技术属性】
技术研发人员：郑志成，程世伟，张澐，蒋振劼，郑宗期，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71