一种基于CMOS制备工艺的氧化物非易失性存储器及其制备方法技术

本发明专利技术公开了一种基于CMOS制备工艺的氧化物非易失性存储器及其制备方法，克服了现有存储器阵列与CMOS后端工艺集成的问题，通过合理设计和优化工艺流程使得材料和工艺在兼容现有CMOS后端工艺基础上，同时实现高性能、高可靠存储和电子突触特性的存储器阵列芯片。本发明专利技术有助于研究阻变存储器的阻变机理、可靠性、耐久性等等大规模制备相关的能力，对于新一代存储器以及人工神经形态器件和芯片的研究有着重要意义。

【技术实现步骤摘要】
一种基于CMOS制备工艺的氧化物非易失性存储器及其制备方法
本专利技术属于半导体(semiconductor)、人工智能(artificialintelligence)和CMOS混合集成电路
，具体涉及一种兼容现有CMOS工艺并与CMOS集成的非易失性存储器及其制备方法。
技术介绍
随着现代社会逐步迈入信息化、智能化的时代，信息处理能力和数据存储能力正在以各种各样的形式推动着现代社会的进步，未来的智能终端和计算平台将不仅强调传统的计算和大数据，更是在有限的功耗和嵌入式的平台中实现海量传感数据和信息的智能化处理，在复杂的数据处理中学习并进化，实现更加快速高效的信息处理、分类和存储。因此计算能力和存储能力是衡量未来信息化终端和平台的重要参数。在信息存储方面，随着半导体工艺节点的持续推进，特征尺寸不断缩小，传统半导体存储器的尺寸缩小能力已经接近物理极限，集成密度进一步提高面临巨大挑战。此外，在现有的存储架构下，存储器系统由于在处理器和各级存储器间存在运行速度差异，导致数据交换存在“存储墙”的问题，使得存储系统的运行效率受到限制，从而降低了信息传输和存储的性能。与此同时，人工智能和大数本文档来自技高网...

【技术保护点】
1.一种基于CMOS后端工艺制备的非易失性存储器或其阵列，包括位于传统CMOS电路层上方的上、中、下三个介质层，其中，中间介质层和下方介质层之间由金属阻挡层隔开；在下方介质层中有两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中有两类沟道，分别正对于下方介质层中的两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中的两类沟道的底部黏附层与下方介质层中沟道的金属层直接相连；上方介质层中有两类沟道，分别正对于中间介质层中的两类沟道，沟道均填满金属层，在金属层与沟道壁之间设有黏附层；上方介质层中的一类沟道的底部黏附层与位于其正下方的中间介质层沟道之间设有功能...

【技术特征摘要】
1.一种基于CMOS后端工艺制备的非易失性存储器或其阵列，包括位于传统CMOS电路层上方的上、中、下三个介质层，其中，中间介质层和下方介质层之间由金属阻挡层隔开；在下方介质层中有两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中有两类沟道，分别正对于下方介质层中的两类沟道，沟道内填满金属层，在金属层与沟道壁之间设有黏附层；中间介质层中的两类沟道的底部黏附层与下方介质层中沟道的金属层直接相连；上方介质层中有两类沟道，分别正对于中间介质层中的两类沟道，沟道均填满金属层，在金属层与沟道壁之间设有黏附层；上方介质层中的一类沟道的底部黏附层与位于其正下方的中间介质层沟道之间设有功能层；上方介质层中的另一类沟道的金属层与位于其正下方的中间介质层沟道的金属层直接相连。2.如权利要求1所述的非易失性存储器或其阵列，其特征在于，所述下方介质层中的沟道由位于下方的小通孔和位于上方的大通孔两部分构成。3.如权利要求1所述的非易失性存储器或其阵列，其特征在于，三个介质层的厚度均为100～1000nm；所述黏附层的厚度为1～10nm；所述金属阻挡层的厚度为5～50nm；所述功能层的厚度为1～50nm。4.如权利要求1所述的非易失性存储器或其阵列，其特征在于，所述功能层为阻变层，由单层或多层的金属和金属氧化物的复合材料薄膜组成。5.权利要求1～4任一所述基于CMOS后端工艺制备的非易失性存储器或其阵列的制备方法，包括以...

【专利技术属性】
技术研发人员：王宗巍，蔡一茂，凌尧天，方亦陈，肖韩，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：北京,11