半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片的顶部和/或侧壁上具有表面层。依照本发明专利技术的半导体器件及其制造方法，在鳍片顶部以及侧壁选择性外延生长形成了高迁移率材料层，有效提高了沟道区载流子迁移率，有效提高了器件的性能和可靠性。

Semiconductor Devices and Their Manufacturing Methods

The invention discloses a semiconductor device, which comprises a plurality of fins extending along the first direction on the substrate, extending along the second direction and spanning the grid of each fin, a source-drain region on the fins on both sides of the grid and a gate side wall, wherein the top and/or side walls of the fins have a surface layer. According to the semiconductor device and the manufacturing method of the invention, a high mobility material layer is formed by selective epitaxy growth on the top and side walls of the fin, which effectively improves the carrier mobility in the channel region and effectively improves the performance and reliability of the device.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种能有效提高载流子迁移率的三维多栅FinFET及其制造方法。
技术介绍
在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。现有的FinFET结构以及制造方法通常包括：在体Si或者S0I衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；刻蚀栅极侧墙的沿第一方向的两侧的鳍片形成源漏沟槽，并在源漏沟槽中外延形成源漏区；在晶片上沉积层间介质层(ILD)；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电层。另一方面，随着器件尺寸减小，驱动能力受到较大限制。一种可行的方案是采用硅之外的材料，例如Ge、GaAs、InP、GaSb、InAs、InSb等，在这些材料中，载流子-电子或者空穴的迁移率明显大于硅材料中的速率，使得器件驱动能力显著提高，可有效提高器件性能。上述这些高迁移率材料膜层通常是在硅衬底上外延形成很厚的体层，或者在具有浅沟槽隔离等隔离结构的硅衬底上选择性外延形成仍较厚的膜层。这些高迁移率材料层的形成工艺难以与常用的CMOS标准工艺兼容，并且与CMOS工艺中目前主流的高k栅介质(HK)/金属栅极(MG)的后栅工艺兼容性差。此外，较厚的高迁移率膜层还存在缺陷多，性能不稳定、可靠性差的问题。
技术实现思路
由上所述，本专利技术的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效提高鳍片沟道区的载流子迁移率，从而有效提高器件性能和可靠性。为此，本专利技术提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙和源漏区；去除假栅极堆叠结构，形成栅极沟槽；在鳍片顶部和/或侧壁上形成表面层；在栅极沟槽中形成栅极堆叠结构。其中，表面层包括高迁移率材料。其中，高迁移率材料包括Ge、GaAs、InP、GaSb、InAs、InSb、SiGe、Si:C、SiGe:C、应变硅(Strained-Si)、GeSn、GeSiSn及其组合。其中，表面层为多层结构。其中，形成栅极侧墙和源漏区的步骤进一步包括：以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟槽；在源漏沟槽中外延生长形成抬升源漏区。其中，形成表面层的步骤进一步包括：刻蚀鳍片顶部和/或侧壁形成凹进；在凹进中选择性外延生长形成表面层。其中，形成表面层之后进一步包括在栅极沟槽中形成界面层。本专利技术还提供了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片的顶部和/或侧壁上具有表面层。其中，表面层包括高迁移率材料，高迁移率材料包括Ge、GaAs、InP、GaSb、InAs、InSb、SiGe、Si:C、SiGe:C、应变硅(Strained-Si)、GeSn、GeSiSn及其组合。其中，表面层为多层结构。依照本专利技术的半导体器件及其制造方法，在鳍片顶部以及侧壁选择性外延生长形成了高迁移率材料层，有效提高了沟道区载流子迁移率，有效提高了器件的性能和可靠性。附图说明以下参照附图来详细说明本专利技术的技术方案，其中：图1A和图1B为依照本专利技术的FinFET制造方法步骤的剖面示意图；图2A和图2B为依照本专利技术的FinFET制造方法步骤的剖面示意图；图3A和图3B为依照本专利技术的FinFET制造方法步骤的剖面示意图；图4A和图4B为依照本专利技术的FinFET制造方法步骤的剖面示意图；图5A和图5B为依照本专利技术的FinFET制造方法步骤的剖面示意图；以及图6A和图6B为依照本专利技术的FinFET制造方法步骤的剖面示意图。具体实施方式以下参照附图并结合示意性的实施例来详细说明本专利技术技术方案的特征及其技术效果，公开了有效提高了沟道区载流子迁移率、提高了器件的性能和可靠性的三维多栅FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。值得注意的是，以下某图A是沿垂直于沟道方向(沿第二方向)的剖视图，某图B是沿平行于沟道方向(沿第一方向)的剖视图。参照图1A以及图1B，形成沿第一方向延伸的多个鳍片结构，其中第一方向为未来器件沟道区延伸方向。提供衬底1，衬底1依照器件用途需要而合理选择，可包括单晶体硅(Si)、单晶体锗(Ge)、应变硅(StrainedSi)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底1优选地为体Si。光刻/刻蚀衬底1，在衬底1中形成多个沿第一方向平行分布的沟槽1G以及沟槽1G之间剩余的衬底1材料所构成的鳍片1F。沟槽1G的深宽比优选地大于5∶1。在鳍片1F之间的沟槽1G中通过PECVD、HDPCVD、RTO(快速热氧化)、旋涂、FlowCVD等工艺沉积填充材质例如为氧化硅、氮氧化硅、氢氧化硅、有机物等的绝缘隔离介质层，从而构成了浅沟槽隔离(STI)2。参照图2A以及图2B，在鳍片1F上形成假栅极堆叠结构3/4以及栅极侧墙5，并在栅极侧墙5两侧形成源漏区1S/1D。在晶片衬底上沉积假栅极绝缘层3和假栅极层4。通过LPCVD、PECVD、HDPCVD、RTO、MBE、ALD、MOCVD、蒸发、溅射等常规方法，依次在衬底1上沉积假栅极绝缘层3和假栅极层4，使得假栅极绝缘层3覆盖了STI2的顶部、鳍片1F顶部和侧壁，假栅极层4覆盖假栅极绝缘层3。假栅极绝缘层3厚度例如仅1～5nm并优选1～3nm，其材质例如是氧化硅。假栅极层4材质例如是多晶硅、非晶硅、非晶锗、非晶碳、SiGe、Si:C及其组合，其厚度例如为20～500nm。此外，以上各层的厚度不必按照图示的比例，而是根据具体的器件尺寸以及电学性能需求而合理设定随后，平坦化假栅极层4以消除鳍片1F顶部处的突起，避免线条在后续刻蚀过程中失真。例如，采用化学机本文档来自技高网...

【技术保护点】
1.一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙和源漏区；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中刻蚀鳍片表面，使得栅极沟槽中暴露的鳍片顶部和侧壁形成凹进，鳍片具有下方的第一部分和上方的第二部分；仅在鳍片的第二部分的顶部和侧壁上形成表面层，表面层与鳍片的第二部分的厚度之和等于鳍片的第一部分的厚度；表面层包括高迁移率材料；在栅极沟槽中形成栅极堆叠结构。

【技术特征摘要】
1.一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在鳍片上形成沿第二方向延伸的假栅极堆叠结构；在假栅极堆叠结构沿第一方向的两侧形成栅极侧墙和源漏区；去除假栅极堆叠结构，形成栅极沟槽；在栅极沟槽中刻蚀鳍片表面，使得栅极沟槽中暴露的鳍片顶部和侧壁形成凹进，鳍片具有下方的第一部分和上方的第二部分；仅在鳍片的第二部分的顶部和侧壁上形成表面层，表面层与鳍片的第二部分的厚度之和等于鳍片的第一部分的厚度；表面层包括高迁移率材料；在栅极沟槽中形成栅极堆叠结构。2.如权利要求1的方法，其中，表面层的高迁移率材料包括Ge、GaAs、InP、GaSb、InAs、InSb、SiGe、Si:C、SiGe:C、应变硅(Strained-Si)、GeSn、GeSiSn及其组合。3.如权利要求1的方法，其中，表面层为多层结构。4.如权利要求1的方法，其中，形成栅极侧墙和源漏区的步骤进一步包括：以栅极侧墙为掩模，刻蚀鳍片，形成源漏沟...

【专利技术属性】
技术研发人员：殷华湘，朱慧珑，马小龙，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京,11