半导体存储元件、其他元件及其制造方法技术

提供一种使用宽度为100nm以下且高度为宽度的2倍以上的高纵横比的形状的存储体的半导体存储元件和其制造方法。一种半导体存储元件，具有在半导体基板(1)之上堆叠存储体(2)和导体(3)的层叠构造，存储体(2)的底面(12)与半导体基板(1)接触，存储体(2)的上表面(10)与导体(3)接触，存储体(2)的侧面(11)与隔壁(4)接触而被包围，存储体(2)的底面(12)的宽度是100nm以下，导体(3)与半导体基板(1)之间的最短的距离是存储体(2)的底面(12)的宽度的2倍以上，存储体(2)的侧面(11)的宽度在比底面(12)靠上的任何位置都与底面(12)的宽度相同而一定、或在底面(12)以外的比底面(12)靠上的位置最宽。

【技术实现步骤摘要】
【国外来华专利技术】半导体存储元件、其他元件及其制造方法
本专利技术涉及半导体存储元件、其他元件及其制造方法。更详细地讲，涉及使用宽度为100nm以下、高度为宽度的2倍以上的高纵横比的形状的存储体等构造体的微细高集成的半导体存储元件、其他元件和其制造方法。
技术介绍
对使用功能性材料的半导体存储元件而言，功能性材料的膜厚有几十纳米以上才发挥其固有的功能。例如在使用作为功能性材料之一的强电介体的强电介体栅极晶体管中，随着强电介体的膜厚减小而存储窗减小，元件的存储功能下降(专利文献1)。此外，强电介体多数情况下为难蚀刻材料，难以找到直到蚀刻完成为止不消失的高蚀刻选择比的掩模材料，因而，通过将蚀刻前的强电介体的膜厚加厚来扩大强电介体栅极晶体管的存储窗是有限的。此外，由强电介体的蚀刻带来的侧壁的倾斜角希望为高角度，但实际上难以接近90度。例如在利用蚀刻的强电介体栅极晶体管的试制中，从非专利文献1的元件的截面照片的蚀刻痕可以看到，在栅极金属长为100nm的情况下强电介体的下底为约成倍的200nm以上。根据非专利文献1，在此基础上还为了将强电介体的侧壁的蚀刻损伤恢复而需要用强电介体覆盖侧壁，栅极金属长为100nm的强电介体栅极晶体管在半导体基板上所占的长度最终不能成为200nm以下。作为不依赖材料的蚀刻的其他成形方法，可以举出在槽的模中埋入材料的方法。但是，以往如果将槽较深地加工则有难以缩小槽的宽度的问题。例如以往，作为对半导体器件应用槽构造的例子，可以举出MEMS的硅深挖、基于镶嵌法的铜布线、替换栅极。在MEMS等的制作工序中，首先有在硅或硅氧化物中挖掘进深较深的槽的要求。作为在硅或硅系材料上直接挖掘深槽的方法，以Bosch法为代表的垂直各向异性蚀刻的方法高度地发展(非专利文献2)。此外，在半导体电路中使用的通过镶嵌法形成的铜布线，是在硅氧化物上首先挖掘槽，在槽中埋入导体的铜材料后利用CMP等平坦化技术将多余的部分削掉，通过槽的镶嵌法来制作的(专利文献2)。非专利文献2、专利文献2都将大量的硅类材料直接挖进，所以如果将槽加深，则难以使槽的宽度变小。另外，作为在MEMS的硅深挖和基于镶嵌法的铜布线中共通的制造方法的特征，可以举出为了在用保护膜覆盖成为槽的区域以外后将槽切削，保护膜是槽的负片图案。此外，还有将晶体管的栅极导体通过镶嵌法的应用而形成的称作镶嵌栅极或替换栅极的构造。在此情况下，作为栅极导体的模的伪栅极由重视与以往的多晶硅栅极晶体管的制造工艺的相容性的多晶硅形成，伪栅极通过蚀刻形成(专利文献3)。采用使用氟类气体或溴化氢等卤素类气体的干式蚀刻或湿式蚀刻，依然是如果将槽加深则难以使槽的宽度变小。在替换栅极的用途中，想要匹配于元件的微细化而使槽的宽度变窄，但另一方面没有将槽加深的优点，所以用纵横比小的槽就足够。在使用替换栅极的方法的强电介体栅极晶体管的制造方法中，例如根据非专利文献3，将强电介体埋入之前的槽的宽度是200nm，槽的深度虽然没有明述，但从非专利文献3中的附图可以读出是50nm左右。现有技术文献专利文献专利文献1：日本特许第5414036号公报专利文献2：日本特开2008－41783号公报专利文献3：日本特开2004－31753号公报非专利文献非专利文献1：LeVanHai，etal.，JapaneseJournalofAppliedPhysics54，088004(2015).非专利文献2：デンソーテクニカルレビューVol.6No.22001，J.Ohara，etal.，pp.72－77.非专利文献3：FengyanZhang，etal.，JapaneseJournalofAppliedPhysics40，pp.L635－L637(2001).
技术实现思路
专利技术要解决的课题本专利技术的目的是提供一种半导体存储元件及其他元件的存储体、其他构造体的有效的厚度不受面内定标的制约、使用宽度为100nm以下且高度为宽度的2倍以上的高纵横比的存储体的半导体存储元件、其他元件和其制造方法。用来解决课题的手段有关技术方案1的专利技术是一种半导体存储元件，具有将半导体、存储体和导体堆叠的层叠构造，上述存储体是具有2个以上相互能够区分的稳定的状态、同时选择上述状态中的1个状态的物体，其特征在于，上述存储体的相对的两面中的一面与上述半导体接触，另一面与上述导体接触，上述存储体的侧面不与上述两面平行，上述存储体的侧面与隔壁接触而被包围，上述存储体的与上述半导体平行的方向的截面在与上述半导体接触的面中面积最小，越远离上述半导体则面积相同或越大，上述截面的最小宽度是100nm以下，上述导体与上述半导体之间的最短的距离是上述截面的最小宽度的2倍以上。有关技术方案2的专利技术是技术方案1所述的半导体存储元件，其特征在于，上述隔壁由蚀刻速度不同的2个以上的材料的层叠体构成。有关技术方案3的专利技术是技术方案1或2所述的半导体存储元件，其特征在于，上述存储体由缓冲绝缘体和强电介体的层叠体构成，上述强电介体不与上述半导体直接接触，上述缓冲绝缘体是相对介电常数比上述隔壁高的电介体。有关技术方案4的专利技术是技术方案3所述的半导体存储元件，其特征在于，上述半导体存储元件是具备栅极端子、源极端子、漏极端子、基板端子这4个端子的晶体管，栅极端子与上述导体连接，施加在上述栅极端子与基板端子之间的电压与施加在由上述存储体和上述半导体构成的层叠体上的电压相等，源极端子与源极区域连接，漏极端子与漏极区域连接，上述源极区域及上述漏极区域是上述半导体的相互不重复的一部分、并且在中间夹着上述存储体与上述半导体接触的面并使边界接触地排列在两侧。有关技术方案5的专利技术是一种元件的制造方法，其特征在于，形成耸立在基板上的突起型构造体，上述突起型构造体的宽度是100nm以下，并且高度是宽度的2倍以上；用隔壁覆盖上述突起型构造体，将被上述隔壁覆盖的上述突起型构造体从上方向朝向基板的方向切削后，将上述突起型构造体选择性地除去，由此在上述隔壁中形成宽度为100nm以下的槽。有关技术方案6的专利技术是技术方案5所述的元件的制造方法，其特征在于，上述突起型构造体由有机物构成，上述隔壁由无机物构成，将上述突起型构造体通过氧等离子蚀刻来选择性地除去。有关技术方案7的专利技术是技术方案5所述的元件的制造方法，其特征在于，上述突起型构造体由2层以上的层叠体构成，将其中的至少除了最下层以外的其他层选择性地除去。有关技术方案8的专利技术是技术方案5～7中任一项所述的元件的制造方法，其特征在于，上述基板由2层以上的层叠体构成。有关技术方案9的专利技术是技术方案5～8中任一项所述的元件的制造方法，其特征在于，上述隔壁由蚀刻速度不同的2个以上的材料的层叠体构成。有关技术方案10的专利技术是技术方案5～9中任一项所述的元件的制造方法，其特征在于，对于上述槽的开口部赋予从基板越朝上则越宽的倾斜。有关技术方案11的专利技术是一种电气布线的制造方法，其特征在于，在通过技术方案5～10中任一项所述的元件的制造方法得到的上述槽中装入电导体。有关技术方案12的专利技术是一种光布线的制造方法，其特征在于，上述隔壁是遮断光的材料，在通过技术方案5～10中任一项所述的元件的制造方法得到的上述槽中装入光透射材料。有关技术方案13的专利技术是一种存储元件的制造方法，其特征在于，本文档来自技高网...

【技术保护点】
1.一种半导体存储元件，具有将半导体、存储体和导体堆叠的层叠构造，上述存储体是具有2个以上相互能够区分的稳定的状态、同时选择上述状态中的1个状态的物体，上述半导体存储元件的特征在于，上述存储体的相对的两面中的一面与上述半导体接触，另一面与上述导体接触，上述存储体的侧面不与上述两面平行，上述存储体的侧面与隔壁接触而被包围，上述存储体的与上述半导体平行的方向的截面在与上述半导体接触的面中面积最小，越远离上述半导体则面积相同或越大，上述截面的最小宽度是100nm以下，上述导体与上述半导体之间的最短的距离是上述截面的最小宽度的2倍以上。

【技术特征摘要】
【国外来华专利技术】2016.07.06 JP 2016-134625;2017.05.09 JP 2017-092891.一种半导体存储元件，具有将半导体、存储体和导体堆叠的层叠构造，上述存储体是具有2个以上相互能够区分的稳定的状态、同时选择上述状态中的1个状态的物体，上述半导体存储元件的特征在于，上述存储体的相对的两面中的一面与上述半导体接触，另一面与上述导体接触，上述存储体的侧面不与上述两面平行，上述存储体的侧面与隔壁接触而被包围，上述存储体的与上述半导体平行的方向的截面在与上述半导体接触的面中面积最小，越远离上述半导体则面积相同或越大，上述截面的最小宽度是100nm以下，上述导体与上述半导体之间的最短的距离是上述截面的最小宽度的2倍以上。2.如权利要求1所述的半导体存储元件，其特征在于，上述隔壁由蚀刻速度不同的2个以上的材料的层叠体构成。3.如权利要求1或2所述的半导体存储元件，其特征在于，上述存储体由缓冲绝缘体和强电介体的层叠体构成，上述强电介体不与上述半导体直接接触，上述缓冲绝缘体是相对介电常数比上述隔壁高的电介体。4.如权利要求3所述的半导体存储元件，其特征在于，上述半导体存储元件是具备栅极端子、源极端子、漏极端子、基板端子这4个端子的晶体管，栅极端子与上述导体连接，施加在上述栅极端子与基板端子之间的电压与施加在由上述存储体和上述半导体构成的层叠体上的电压相等，源极端子与源极区域连接，漏极端子与漏极区域连接，上述源极区域及上述漏极区域是上述半导体的相互不重复的一部分、并且在中间夹着上述存储体与上述半导体接触的面并使边界接触地排列在两侧。5.一种元件的制造方法，其特征在于，形成耸立在基板上的突起型构造体，上述突起型构造体的宽度是100nm以下，并且高度是宽度的2倍以上；用隔壁覆盖上述突起型构造体，将被上述隔壁覆盖的上述突起型构造体从上方向朝向基板的方向切削后，将上述突起型构造体选择性地除去，由此在上述隔壁中形成宽度为100nm以下的槽。6.如权利要求5所述的元件的制造方法，其特征在于，上述突起型构造体由有机物构成，上述隔壁由无机物构成，将上述突起型构造体通过氧等离子蚀刻来选择性地除去。7.如权利要求5所述的元件的制造方法，其特征在于，上述突起型构造体由2层以上的层叠体构成，将其中的至少除了最下层以外的其他层选择性地除去。8.如权利要求5～7中任一项所述的元件的制造方法，其特征在于，上述基板由2层以上的层叠体构成。9.如权利要求5～8中任一项所述的元件的制造方法，其特征在于，上述隔壁由蚀刻速度不同的2个以上的材料的层叠体构成。10.如权利要求5～9中任一项所述的元件的制造方法，其特征在于，对于上述槽的开口部赋予从基板越朝上则越宽的倾斜。11.一种电气布线的制造方法，其特征在于，在通过权利要求5～10中任一项所述的方法得到的上述槽中装入电导体。12.一种光布线的制造方法，其特征在于，上述隔壁是遮断光的材料，在通过权利要求5～10中任一项所述的方法得到的上述槽中装入光透射材料。13.一种存储元件的制造方法，其特征在于，在通过权利要求5～10中任一项所述的方法得到的上述槽中装入存储体。14.一种强电介体栅极晶体管的制造方法，其特征在于，上述...

【专利技术属性】
技术研发人员：高桥光惠，酒井滋树，楠原昌树，都田昌之，梅田优，佐佐木善和，
申请(专利权)人：国立研究开发法人产业技术综合研究所，株式会社华哥姆研究所，
类型：发明
国别省市：日本,JP