半导体存储装置制造方法及图纸

实施方式提供一种能够提高处理能力的半导体存储装置。根据实施方式，半导体存储装置包含：连结电路(BHU)，包含分别连接于第一及第二位线(BL0)及(BL1)的第一及第二电路(50_0)及(50_1)；第一组(GP0)，包含经由第一数据总线(DBUS0)而与连接于第一电路(50_0)的第一读出放大器电路(SAU0)连接的第一数据寄存器(21_0)；第二组(GP1)，包含经由第二数据总线(DBUS1)而与连接于第二电路(50_1)的第二读出放大器电路(SAU1)连接的第二数据寄存器(21_1)；及存储单元阵列(18)。沿着与半导体衬底平行的第一方向，依次排列有第一组(GP0)、连结电路(BHU)、第二组(GP1)。

【技术实现步骤摘要】
半导体存储装置[相关申请案]本申请享有以日本专利申请案2017-156530号(申请日：2017年8月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
本专利技术的实施方式涉及一种半导体存储装置。
技术介绍
作为半导体存储装置，已知有NAND(NotAND，与非)型高速缓冲存储器。
技术实现思路
实施方式提供一种能够提高处理能力的半导体存储装置。实施方式的半导体存储装置包含：连结电路，设置在半导体衬底上，且包含连接于第一位线的第一电路及连接于第二位线的第二电路；第一组，包含连接于第一电路的第一读出放大器电路、及经由第一数据总线而连接于第一读出放大器电路的第一数据寄存器；第二组，包含连接于第二电路的第二读出放大器电路、及经由第二数据总线而连接于所述第二读出放大器电路的第二数据寄存器；及存储单元阵列，介隔层间绝缘膜设置在连结电路及第一及第二组的上方，且包含连接于第一位线的第一存储单元及连接于所述第二位线的第二存储单元。沿着与半导体衬底平行的第一方向，依次排列有第一组、连结电路、第二组。附图说明图1是具备第一实施方式的半导体存储装置的存储器系统的框图。图2本文档来自技高网...

【技术保护点】
1.一种半导体存储装置，其特征在于具备：连结电路，设置在半导体衬底上，且包含连接于第一位线的第一电路及连接于第二位线的第二电路；第一组，包含连接于所述第一电路的第一读出放大器电路、及经由第一数据总线而连接于所述第一读出放大器电路的第一数据寄存器；第二组，包含连接于所述第二电路的第二读出放大器电路、及经由第二数据总线而连接于所述第二读出放大器电路的第二数据寄存器；及存储单元阵列，介隔层间绝缘膜设置在所述连结电路及所述第一及第二组的上方，且包含连接于所述第一位线的第一存储单元及连接于所述第二位线的第二存储单元；且沿着与所述半导体衬底平行的第一方向依次排列有所述第一组、所述连结电路、所述第二组。

【技术特征摘要】
2017.08.14 JP 2017-1565301.一种半导体存储装置，其特征在于具备：连结电路，设置在半导体衬底上，且包含连接于第一位线的第一电路及连接于第二位线的第二电路；第一组，包含连接于所述第一电路的第一读出放大器电路、及经由第一数据总线而连接于所述第一读出放大器电路的第一数据寄存器；第二组，包含连接于所述第二电路的第二读出放大器电路、及经由第二数据总线而连接于所述第二读出放大器电路的第二数据寄存器；及存储单元阵列，介隔层间绝缘膜设置在所述连结电路及所述第一及第二组的上方，且包含连接于所述第一位线的第一存储单元及连接于所述第二位线的第二存储单元；且沿着与所述半导体衬底平行的第一方向依次排列有所述第一组、所述连结电路、所述第二组。2.根据权利要求1所述的半导体存储装置，其特征在于：沿着所述第一方向，依次排列有所述第一数据寄存器、所述第一读出放大器电路、所述连结电路、所述第二读出放大器电路、所述第二数据寄存器。3.根据权利要求1或2所述的半导体存储装置，其特征在于还包含：第一开关电路，将所述第一读出放大...

【专利技术属性】
技术研发人员：驹井宏充，
申请(专利权)人：东芝存储器株式会社，
类型：发明
国别省市：日本,JP