一种FPGA嵌入式块存储器的性能测试方法技术

本发明专利技术涉及一种FPGA嵌入式块存储器的性能测试方法，包括如下步骤：（1）嵌入式块存储器功能设计；（2）伪随机序列测试向量设计；（3）读写使能、读写地址与读写时钟设计；（4）RTL级行为仿真；（5）测试结果分析。本发明专利技术提供的FPGA嵌入式块存储器的性能测试方法，实施步骤简单，可移植性强，具有一定的工程应用价值。

【技术实现步骤摘要】
一种FPGA嵌入式块存储器的性能测试方法
本专利技术涉及一种FPGA嵌入式块存储器的性能测试方法，属于集成电路

技术介绍
现场可编程门阵列（FieldProgrammableGateArrays，FPGA）是一种可编程使用的信号处理器件，用户可通过改变配置信息对其功能进行定义，以满足设计需求。与传统数字电路系统相比，FPGA具有可编程、高集成度、高速和高可靠性等优点，因此得到了越来越广泛的应用。FPGA的片上存储资源通常可分为两类：分布式存储器（DistributedRandomAccessMemory，DRAM）和嵌入式块存储器（BlockRandomAccessMemory，BRAM）。其中，DRAM用查找表（Look-UpTable，LUT）来实现，可用于少量数据的存储与缓存；BRAM是FPGA中的一种嵌入式IP（IntellectualProperty，知识产权）硬核，相较于DRAM，其具有存储容量大、速度快、功耗低等优点。当前，在BRAM的性能测试过程中，受限于FPGA内部IO（输入/输出）端口性能，以及传输线损耗、反射引起的信号完整性问题，BRAM引出测试非常困难。高采样率在短时间内产生大量数据，缓存数据的存储器难以完整保存结果。此外，高带宽测试设备的采购价格昂贵，高速专用测试印刷电路板（PrintedCircuitBoard，PCB）设计复杂，加工周期长，成本高。在FPGA的测试验证阶段，BRAM的极限工作频率测试成为需要解决的一个技术难题。
技术实现思路
本专利技术要解决技术问题是：克服上述技术的缺点，提供一种基于PLL的高速时钟产生方法，同时将伪随机序列作为激励输入的FPGA嵌入式块存储器的性能测试方法。为了解决上述技术问题，本专利技术提出的技术方案是：一种FPGA嵌入式块存储器的性能测试方法，包括如下步骤：（1）嵌入式块存储器功能设计；采用真双端口、读写时钟模式、有输入输出寄存、36位宽的RAM工作模式中作为嵌入式块存储器的工作模式；（2）伪随机序列测试向量设计；伪随机序列由种子、时钟、复位信号通过确定性算法产生；（3）读写使能、读写地址与读写时钟设计；读写使能、写地址、读地址分别通过读写使能产生模块、写地址产生模块、读地址产生模块生成；所述读写使能产生模块、写地址产生模块、读地址产生模块以复位信号和相应的时钟信号为输入，通过采用计数器的方式产生相应的输出信号；（4）RTL级行为仿真；通过ModelSim进行RTL级行为仿真获得预期的正确输出结果；（5）测试结果分析；通过与所述嵌入式块存储器的实测输出结果进行比较，即可判断所述嵌入式块存储器功能是否正确。上述方案进一步的改进在于：所述步骤（3）中，包括快写慢读测试和慢写快读测试；在所述快写慢读测试过程中，写操作所需的快速时钟wrclock通过PLL倍频产生，读操作所需的慢速时钟rdclock直接采用时钟输入信号；在所述慢写快读测试过程中，读操作所需的快速时钟rdclock通过PLL倍频产生，写操作所需的慢速时钟wrclock直接采用时钟输入信号。上述方案进一步的改进在于：所述步骤（5）中，通过逐步提高PLL输出的时钟频率，即可得到所述嵌入式块存储器所能达到的最快写时钟频率和最快读时钟频率。本专利技术提供的FPGA嵌入式块存储器的性能测试方法，采用了基于PLL的高速时钟产生方法，解决了引出测试费用高、测试技术难度大的缺点；同时将伪随机序列作为激励输入，降低了测试时间，提高了测试效率。充分利用了FPGA芯片可编程的特点，以及芯片内部丰富的可编程逻辑单元与PLL单元，通过编程将FPGA的一部分逻辑资源用作测试向量发生器（TestPatternGeneration，TPG），TPG可以为BRAM提供所需的激励输入，这样只需在片外提供时钟信号和复位信号即可，从而大大减少了测试所需的仪器设备，同时也降低了测试PCB板的设计难度与加工成本。本方法实施步骤简单，可移植性强，具有一定的工程应用价值。附图说明下面结合附图对本专利技术作进一步说明。图1是本专利技术一个优选的实施例性能测试实施流程。图2是伪随机序列产生原理框图。图3是快写慢读电路原理框图。图4是慢写快读电路原理框图。具体实施方式实施例本实施例的FPGA嵌入式块存储器的性能测试方法，如图1所示，包括如下步骤：（1）嵌入式块存储器功能设计；（2）伪随机序列测试向量设计；（3）读写使能、读写地址与读写时钟设计；（4）RTL级行为仿真；（5）测试结果分析。锁相环（PhaseLockedLoop，PLL）是FPGA时钟管理单元的核心器件，可为FPGA内部的各个模块提供时钟输入。PLL是一个负反馈系统，它能够使输入时钟和经过频率合成后的输出时钟在频率和相位上同步，同时具备输入抖动滤波、零延迟缓冲以及相位匹配等功能。通过PLL的分频、倍频，可以产生测试所需的各种时钟频率。对于普通商用FPGA而言，PLL的输出频率范围可以达到10MHz~1GHz。在FPGA内部，PLL的最快输出频率显著超过BRAM的极限工作速度，可以满足BRAM性能测试的要求。鉴于FPGA芯片具有可重构性的特点，可以借助内建自测试（BuiltinSelfTest，BIST）的理念对FPGA进行检测。通过编程将FPGA的一部分逻辑资源用作测试向量发生器。对于一般商用FPGA芯片而言，BRAM支持的工作模式包括RAM（RandomAccessMemory，随机存储器）模式和ROM（Read-OnlyMemory，只读存储器）模式；支持的端口模式包括：包模式、单端口模式、简单双端口模式和真双端口模式；支持的时钟模式包括：单时钟模式、读写时钟模式和独立时钟模式；支持的字宽模式包括：1位、2位、4位、8位、9位、16位、18位、32位、36位等。数据输入模式可以被配置成有寄存和无寄存两种，就测试而言，无寄存模式是包括在有寄存器模式中的，故通常只需测试验证有寄存模式。综上，为了提高测试覆盖率与节省测试时间，在步骤（1）中，采用真双端口、读写时钟模式、有输入输出寄存、36位宽的RAM工作模式作为BRAM的典型工作模式。遍历测试是对被测电路输入所有可能的测试激励，并观察被测电路输出结果的测试方法。假设写入BRAM的数据data位宽为n，则进行遍历测试所需的测试矢量有2n种。设每次测试并完成观测的单位时间为t，则完成测试需要的总时间为2n·t。对于BRAM而言，该测试方法需要消耗大量的测试时间，测试成本高昂。为解决此问题，data可以通过伪随机序列产生，从而达到无需遍历测试所有测试矢量的目的。这样既可提高测试效率，又可减少所需的IO数。如图2所示，步骤（2）中，伪随机序列由种子、时钟、复位信号通过确定性算法产生。步骤（3）中，对BRAM的极限工作频率进行测试，BRAM的极限工作频率可细分为极限写操作频率和极限读操作频率，因此BRAM的性能测试也分为快写慢读测试和慢写快读测试，分别测试BRAM的极限写入速度和极限读出速度。如图3所示，在快写慢读测试过程中，写操作所需的快速时钟wrclock可以通过PLL倍频产生，读操作所需的慢速时钟rdclock可以直接采用时钟输入信号。如图4所示，在慢写快读测试过程中，读操作所需的快速时钟rdclock可以通过PLL倍频产生本文档来自技高网...

【技术保护点】
1.一种FPGA嵌入式块存储器的性能测试方法，其特征在于包括如下步骤：（1）嵌入式块存储器功能设计；采用真双端口、读写时钟模式、有输入输出寄存、36位宽的RAM工作模式中作为嵌入式块存储器的工作模式；（2）伪随机序列测试向量设计；伪随机序列由种子、时钟、复位信号通过确定性算法产生；（3）读写使能、读写地址与读写时钟设计；读写使能、写地址、读地址分别通过读写使能产生模块、写地址产生模块、读地址产生模块生成；所述读写使能产生模块、写地址产生模块、读地址产生模块以复位信号和相应的时钟信号为输入，通过采用计数器的方式产生相应的输出信号；（4）RTL级行为仿真；通过ModelSim进行RTL级行为仿真获得预期的正确输出结果；（5）测试结果分析；通过与所述嵌入式块存储器的实测输出结果进行比较，即可判断所述嵌入式块存储器功能是否正确。

【技术特征摘要】
1.一种FPGA嵌入式块存储器的性能测试方法，其特征在于包括如下步骤：（1）嵌入式块存储器功能设计；采用真双端口、读写时钟模式、有输入输出寄存、36位宽的RAM工作模式中作为嵌入式块存储器的工作模式；（2）伪随机序列测试向量设计；伪随机序列由种子、时钟、复位信号通过确定性算法产生；（3）读写使能、读写地址与读写时钟设计；读写使能、写地址、读地址分别通过读写使能产生模块、写地址产生模块、读地址产生模块生成；所述读写使能产生模块、写地址产生模块、读地址产生模块以复位信号和相应的时钟信号为输入，通过采用计数器的方式产生相应的输出信号；（4）RTL级行为仿真；通过ModelSim进行RTL级行为仿真获得预期的正确输出结果；（5）测试结果分析；通过与所述嵌入式块...

【专利技术属性】
技术研发人员：孙嘉斌，贾一平，周丽萍，陈倩，胡凯，孙晓哲，
申请(专利权)人：南京胜跃新材料科技有限公司，
类型：发明
国别省市：江苏,32