一种FPGA嵌入式块存储器的性能测试方法技术

本发明专利技术涉及一种FPGA嵌入式块存储器的性能测试方法，包括如下步骤：（1）嵌入式块存储器功能设计；（2）伪随机序列测试向量设计；（3）读写使能、读写地址与读写时钟设计；（4）RTL级行为仿真；（5）测试结果分析。本发明专利技术提供的FPGA嵌入式块存储器的性能测试方法，实施步骤简单，可移植性强，具有一定的工程应用价值。

【技术实现步骤摘要】
一种FPGA嵌入式块存储器的性能测试方法
本专利技术涉及一种FPGA嵌入式块存储器的性能测试方法，属于集成电路

技术介绍
现场可编程门阵列（FieldProgrammableGateArrays，FPGA）是一种可编程使用的信号处理器件，用户可通过改变配置信息对其功能进行定义，以满足设计需求。与传统数字电路系统相比，FPGA具有可编程、高集成度、高速和高可靠性等优点，因此得到了越来越广泛的应用。FPGA的片上存储资源通常可分为两类：分布式存储器（DistributedRandomAccessMemory，DRAM）和嵌入式块存储器（BlockRandomAccessMemory，BRAM）。其中，DRAM用查找表（Look-UpTable，LUT）来实现，可用于少量数据的存储与缓存；BRAM是FPGA中的一种嵌入式IP（IntellectualProperty，知识产权）硬核，相较于DRAM，其具有存储容量大、速度快、功耗低等优点。当前，在BRAM的性能测试过程中，受限于FPGA内部IO（输入/输出）端口性能，以及传输线损耗、反射引起的信号完整性问题，BRAM引出测试非常困本文档来自技高网...

【技术保护点】
1.一种FPGA嵌入式块存储器的性能测试方法，其特征在于包括如下步骤：（1）嵌入式块存储器功能设计；采用真双端口、读写时钟模式、有输入输出寄存、36位宽的RAM工作模式中作为嵌入式块存储器的工作模式；（2）伪随机序列测试向量设计；伪随机序列由种子、时钟、复位信号通过确定性算法产生；（3）读写使能、读写地址与读写时钟设计；读写使能、写地址、读地址分别通过读写使能产生模块、写地址产生模块、读地址产生模块生成；所述读写使能产生模块、写地址产生模块、读地址产生模块以复位信号和相应的时钟信号为输入，通过采用计数器的方式产生相应的输出信号；（4）RTL级行为仿真；通过ModelSim进行RTL级行为仿真获...

【技术特征摘要】
1.一种FPGA嵌入式块存储器的性能测试方法，其特征在于包括如下步骤：（1）嵌入式块存储器功能设计；采用真双端口、读写时钟模式、有输入输出寄存、36位宽的RAM工作模式中作为嵌入式块存储器的工作模式；（2）伪随机序列测试向量设计；伪随机序列由种子、时钟、复位信号通过确定性算法产生；（3）读写使能、读写地址与读写时钟设计；读写使能、写地址、读地址分别通过读写使能产生模块、写地址产生模块、读地址产生模块生成；所述读写使能产生模块、写地址产生模块、读地址产生模块以复位信号和相应的时钟信号为输入，通过采用计数器的方式产生相应的输出信号；（4）RTL级行为仿真；通过ModelSim进行RTL级行为仿真获得预期的正确输出结果；（5）测试结果分析；通过与所述嵌入式块...

【专利技术属性】
技术研发人员：孙嘉斌，贾一平，周丽萍，陈倩，胡凯，孙晓哲，
申请(专利权)人：南京胜跃新材料科技有限公司，
类型：发明
国别省市：江苏,32