一种升压时钟发生电路制造技术

本发明专利技术揭示了一种升压时钟发生电路，其特征在于该电路由充放电单元、电平转换单元和数字调制单元互联构成，其中主要由普通MOS管相接构成的电平转换单元和数字调制单元工作于高电压域VDDL~VDDH，低压时钟信号接入充放电单元，并由电平转换单元和数字调制单元进行升压处理，而且数字调制单元的输出端PH1、PH1B作为转换所得的高压时钟信号输出。应用本发明专利技术的升压时钟发生电路，能够实现低压时钟向高压时钟转换的功能，避免了使用高压MOS管及其寄生电容对抓换效率的影响，同时消除了额外静态电流消耗，优化了电路的整体能耗。

【技术实现步骤摘要】
一种升压时钟发生电路
本专利技术涉及一种信号转换电路，尤其涉及一种适用于应用系统共模电源低压转高压的时钟信号发生电路。
技术介绍
随着电子应用科技的日新月异，作为硬件基础的顺势发展，其中微电子方面也在不断层出的技术问题中不断突破、发展。在诸多应用系统的微电子设计中，虽然绝大部分电路设计中所用到的时序信号为低电压信号，也就是说常规的信号摆幅在5V以下。然而随着应用系统的功能多样化，一味低电压脉冲的时钟信号无法满足部分高电压驱动的信号要求，为此在此类功能系统的电路设计中需要引入将电压提升的时钟信号发生电路。现有部分设计者确实提出了一些相关的电路设计，但无可避免地都使用到了高压MOS管或LDMOS管，以满足耐高压、实现功率控制等方面的要求。经深入分析研究，这种设计方式的时钟发生电路也存在着诸多的缺陷与不足：首先高压MOS管由于本身寄生电容的存在，在充放电过程中极大地限制了转换效率，整体工艺敏感性强、难度大；再者电路复杂，造成实际功耗始终保持在较高的水准，难以低耗化。
技术实现思路
鉴于上述现有技术对时钟信号升压方面的不足，本专利技术的目的旨在提出一种升压时钟发生电路，以求满足时钟信号的适配需求。本专利技术实现上述目的的技术解决方案是，一种升压时钟发生电路，其特征在于：所述电路由充放电单元、电平转换单元和数字调制单元互联构成，其中所述电平转换单元和数字调制单元工作于高电压域VDDL~VDDH，低压时钟信号接入充放电单元，数字调制单元的输出端PH1、PH1B作为转换所得的高压时钟信号输出。进一步地，所述电平转换单元为由PMOS管PM0、PM1、PM2、PM3，NMOS管NM1、NM2和偏置电流Ibias构成的边沿触发式电平转换电路，其中PM2、PM1、PM0的共源极和NM1、NM2的共漏极接入VDDH，PM2的漏极、PM3的源极与PM2、PM1、PM0的共栅极相接，偏置电流Ibias的正向端、PM3的漏极与PM3、NM1、NM2的共栅极相接，偏置电流Ibias的负向端接地，NM1的源极和PM1的漏极相接于节点A，且节点A分别与充放电单元和数字调制单元的各自一路相接，NM2的源极和PM0的漏极相接于节点B，且节点B分别与充放电单元和数字调制单元的各自另一路相接。更进一步地，所述充放电单元由两个电容C1、C2构成，其中电容C1的一端与充放电单元接收低压时钟信号的CK1端相接，电容C1的另一端接入节点A，电容C2的一端与充放电单元接收低压时钟信号的CK2端相接，电容C2的另一端接入节点B。更进一步地，所述数字调制单元为由第一与门、第二与门和四个非门相接构成，其中第一与门的第一输入端接入节点B，第一与门的第二输入端接入第二与门的输出端，第一与门的输出端串接两个非门成为输出端PH1，第二与门的第一输入端接入节点A，第二与门的第二输入端接入第一与门的输出端，第二与门的输出端串接两个非门成为输出端PH1B。进一步地，所述低压时钟信号具有0~aV的摆幅，a的取值介于1~5之间，所述高压时钟信号具有b~cV的摆幅，且c-b=a，b的取值介于60~110之间。应用本专利技术的升压时钟发生电路，具备突出的实质性特点和显著的进步性：该新构的电路能够实现低压时钟向高压时钟转换的功能，避免了使用高压MOS管及其寄生电容对抓换效率的影响，同时消除了额外静态电流消耗，优化了电路的整体能耗。附图说明图1是本专利技术升压时钟发生电路的架构示意图。具体实施方式以下便结合实施例附图，对本专利技术的具体实施方式作进一步的详述，以使本专利技术技术方案更易于理解、掌握，从而对本专利技术的保护范围做出更为清晰的界定。本专利技术设计者针对现有技术对时钟信号升压方面的不足，综合多年从事本行业之经验，致力于对该升压时钟发生电路提出技术改进的突破，以求满足时钟信号的适配需求。该升压时钟发生电路概述来看，其主要是由充放电单元、电平转换单元和数字调制单元三部分互联构成，其中电平转换单元由普通MOS管和一个偏置电流相接构成，而数字调制单元由数个门电路器件构成，且两个单元工作于高电压域VDDL~VDDH，低压时钟信号接入充放电单元，数字调制单元的输出端PH1、PH1B作为转换所得的高压时钟信号输出。为更具象化地理解，如图1所示的本专利技术升压时钟发生电路架构示意图可见。上述三部分构件单元中，首要的平转换单元为由PMOS管PM0、PM1、PM2、PM3，NMOS管NM1、NM2和偏置电流Ibias构成的边沿触发式电平转换电路。从其各器件的连接关系来看：其中PM2、PM1、PM0的共源极和NM1、NM2的共漏极接入VDDH，PM2的漏极、PM3的源极与PM2、PM1、PM0的共栅极相接，偏置电流Ibias的正向端、PM3的漏极与PM3、NM1、NM2的共栅极相接，偏置电流Ibias的负向端接地，NM1的源极和PM1的漏极相接于节点A，且节点A分别与充放电单元和数字调制单元的各自一路相接，NM2的源极和PM0的漏极相接于节点B，且节点B分别与充放电单元和数字调制单元的各自另一路相接。此单元中，电路不需要使用任何高压MOS管或LDMOS管，因此能避免高压MOS管自带的寄生电容充放电效应，极大地提高了转换效率，降低工艺敏感性，使其便于移植到各种应用设计中。而且，该单元属于边沿触发式电平转换，能实现低功耗要求，另一方面，其中充放电单元仅由两个电容C1、C2构成实现充放电功用，其中电容C1的一端与充放电单元接收低压时钟信号的CK1端相接，电容C1的另一端接入节点A，电容C2的一端与充放电单元接收低压时钟信号的CK2端相接，电容C2的另一端接入节点B。由此整个发生电路的占用面积将得以有效限制。又一方面，其中数字调制单元为由第一与门1、第二与门2和四个非门相接构成，其中第一与门1的第一输入端接入节点B，第一与门的第二输入端接入第二与门2的输出端，第一与门1的输出端串接两个非门成为输出端PH1，第二与门2的第一输入端接入节点A，第二与门2的第二输入端接入第一与门1的输出端，第二与门2的输出端串接两个非门成为输出端PH1B。由此，通过数字调制单元的输出端PH1、PH1B，能够输出经转换升压后的高压时钟信号。从该升压时钟发生电路的转换过程来理解该升压电路工作原理：假设低压时钟高电平为V1，低电平为0，CK1和CK2为差分时钟信号，且初始时钟信号为CK1为0，CK2为V1；在稳定状态，由于电容支路没有电流，A，B点电压为VDDH，此时静态功耗为零，电容C1两个极板电压分别为VDDH，0；电容C2两个极板电压分别为VDDH，V1；当低压时钟状态发生改变，即CK1由0跳变为V1，则CK2由V1跳变为0。由于电容电压不能发生突变，根据电荷守恒原理，对于电容C1来说，在跳变瞬间，一个极板，即A点电压跳变为VDDH+V1，另一个极板电压为V1，跳变结束之后，A点通过NOMS管NM1的体二极管对电源VDDH放电，直到A点电压稳定至VDDH。同理，对于电容C2来说，根据电荷守恒原理，在跳变瞬间，一个极板，即B点电压跳变为VDDH-V1，另外一个极板电压为0；跳变结束之后，由于B点电压下降，NMOS管NM2导通强拉B点电位至VDDH。根据以上过程，可以看到，当低压时钟从高电平V1跳变至低电平0这个过程中，或产生一个由VDDH向下至VDDH-V1本文档来自技高网...

【技术保护点】
1.一种升压时钟发生电路，其特征在于：所述电路由充放电单元、电平转换单元和数字调制单元互联构成，其中所述电平转换单元和数字调制单元工作于高电压域VDDL~VDDH，低压时钟信号接入充放电单元，数字调制单元的输出端PH1、PH1B作为转换所得的高压时钟信号输出。

【技术特征摘要】
1.一种升压时钟发生电路，其特征在于：所述电路由充放电单元、电平转换单元和数字调制单元互联构成，其中所述电平转换单元和数字调制单元工作于高电压域VDDL~VDDH，低压时钟信号接入充放电单元，数字调制单元的输出端PH1、PH1B作为转换所得的高压时钟信号输出。2.根据权利要求1所述升压时钟发生电路，其特征在于：所述电平转换单元为由PMOS管PM0、PM1、PM2、PM3，NMOS管NM1、NM2和偏置电流Ibias构成的边沿触发式电平转换电路，其中PM2、PM1、PM0的共源极和NM1、NM2的共漏极接入VDDH，PM2的漏极、PM3的源极与PM2、PM1、PM0的共栅极相接，偏置电流Ibias的正向端、PM3的漏极与PM3、NM1、NM2的共栅极相接，偏置电流Ibias的负向端接地，NM1的源极和PM1的漏极相接于节点A，且节点A分别与充放电单元和数字调制单元的各自一路相接，NM2的源极和PM0的漏极相接于节点B，且节点B分别与充放电单...

【专利技术属性】
技术研发人员：王永寿，吴建刚，
申请(专利权)人：思瑞浦微电子科技苏州股份有限公司，
类型：发明
国别省市：江苏,32